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    Digitally controlled oscillation device and high frequency signal processing device
    3.
    发明专利
    Digitally controlled oscillation device and high frequency signal processing device 有权
    数字控制振荡器件和高频信号处理器件

    公开(公告)号：JP2013089997A

    公开(公告)日：2013-05-13

    申请号：JP2011225806

    申请日：2011-10-13

    申请人： Renesas Mobile Corp ,  ルネサスモバイル株式会社

    发明人： NAKAMURA TAKAHIRO

    IPC分类号： H03B5/08 ,  H03B5/12 ,  H03L7/099 ,  H03L7/197

    CPC分类号： H03L7/02 ,  H03B5/1206 ,  H03B5/1265 ,  H03C3/0933 ,  H03C3/0941 ,  H03C3/095 ,  H03L7/099 ,  H03L2207/50

    摘要： PROBLEM TO BE SOLVED: To provide a digitally controlled oscillation device and a high frequency signal processing device that reduce noise remote from an oscillation frequency.SOLUTION: A plurality of unit capacitance units CIU[1]-CIU[k] are, for example, used to implement a fractional capacitance. In CIU[1], capacitive elements CFXp[1], CFXm[1] have ends on one hand connected to oscillation output nodes OscP, OscM, respectively. Meanwhile in CIU[2]-CIU[k], capacitive elements CFXp([2]-[k]), CFXm([2]-[k]) have ends on one hand connected to a fixed voltage V6. In CIU[1]-CIU[k], the capacitive elements on one side have the other ends connected in common (SWFD), and the capacitive elements on the other side have the other ends also connected in common (SWFS). Switches (SWF1-SWF3) in CIU[1]-CIU[k] are turned on/off by common control.

    摘要翻译： 要解决的问题：提供一种数字控制的振荡装置以及降低远离振荡频率的噪声的高频信号处理装置。

    解决方案：例如，多个单位电容单元CIU [1] -CIU [k]用于实现分数电容。 在CIU [1]中，电容元件CFXp [1]，CFXm [1]一方面分别连接到振荡输出节点OscP，OscM。 同时在CIU [2] -CIU [k]中，电容元件CFXp（[2] - [k]），CFXm（[2] - [k]）一方面连接到固定电压V6。 在CIU [1] -CIU [k]中，一侧的电容元件的另一端共同连接（SWFD），另一端的电容元件的另一端也连接在一起（SWFS）。 CIU [1] -CIU [k]中的开关（SWF1-SWF3）通过通用控制打开/关闭。 版权所有（C）2013，JPO＆INPIT

    Pll calibration
    5.
    发明专利
    Pll calibration 有权

    公开(公告)号：JP2011503983A

    公开(公告)日：2011-01-27

    申请号：JP2010532491

    申请日：2008-10-31

    申请人： エスティー‐エリクソン、ソシエテ、アノニム

    发明人： ティム、リジャース

    IPC分类号： H03L7/093

    CPC分类号： H03C3/0925 ,  H03C3/0933 ,  H03C3/0941 ,  H03C3/095 ,  H03C3/0991

    摘要： 変調信号を位相ロックループに加える方法であって、前記変調信号をフィルタリングして低周波数成分と高周波数成分を準備し、位相ロックループのフィードバック経路及びフィードフォワード経路にそれぞれ加えることを含む。 前記高周波数成分は、前記フィードフォワード経路に加えられる前に、ゲイン係数によりスケールされる。 前記低周波数成分も、ゲイン係数によりスケールされた後、前記フィードフォワード経路に加えられる。 前記変調信号とループエラー信号との共通の低周波数範囲におけるエネルギーが見積もられ、その後、前記ゲイン係数は前記測定されたエネルギーに基づいて変更される。

    Divider and a transmitter based thereon with improved comprises a reduced jitter
    8.
    发明专利
    Divider and a transmitter based thereon with improved comprises a reduced jitter 有权

    公开(公告)号：JP2005508108A

    公开(公告)日：2005-03-24

    申请号：JP2003524117

    申请日：2002-08-22

    申请人： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィKoninklijke Philips Electronics N.V.

    发明人： ゼンフア ワング

    IPC分类号： H03K23/64 ,  H03K21/10 ,  H03K23/66 ,  H03K23/68 ,  H03L7/197 ,  H04B1/04

    CPC分类号： H03L7/1976 ,  H03C3/0925 ,  H03C3/0933 ,  H03K23/667 ,  H03K23/68

    摘要： 入力信号（ＣＫ１，ｆｖｃｏ）の周波数よりも低い周波数を有する出力信号（ｆｄｉｖ）を生成するための装置（５０）である。 装置（５０）は、分周セル（５１乃至５６）のチェーンを有し、分周セル（５１乃至５６）の各々は、設定可能な分周比（ＤＲ）を有すると共に、入力クロック（ＣＫｉｎ）を受信するためのクロック入力部（ＣＫｉ）と、
    後続する分周セルに出力クロック（ＣＫｏｕｔ）をもたらすための分周クロック出力部（ＣＫｉ＋１）と、前記後続する分周セルからモード制御入力信号（ＭＤｉｎ）を受信するためのモード制御入力部（ＭＤｉ）と、先行する分周セルにモード制御出力信号（ＭＤｏｕｔ）をもたらすためのモード制御出力部とを有する。 装置（５０）は、ｍ入力部を有する論理ネットワーク（５８）を更に有する。 ｍ入力部の各々は、ｍ個の連続した分周セル（５１乃至５４）のうちの一つのモード制御入力部（ＭＤｉ，ＭＤｉ＋１，ＭＤｉ＋２）に接続される。 出力信号（ｆｄｉｖ）は、論理ネットワーク（５８）の出力部（５９）にもたらされ、それによって出力信号（ｆｄｉｖ）は、論理ネットワーク（５８）のｍ入力部におけるモード制御入力信号（ＭＤｉｎ）のうちの最も広いパルス幅よりも広いパルス幅を有する。

    Fractional -n frequency synthesizer
    9.
    发明专利
    Fractional -n frequency synthesizer 审中-公开

    公开(公告)号：JP2003506953A

    公开(公告)日：2003-02-18

    申请号：JP2001515540

    申请日：2000-07-28

    申请人： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

    发明人： ジェイ ミニス，ブライアン

    IPC分类号： H03C3/09 ,  H03L7/183 ,  H03L7/197 ,  H04B1/04 ,  H04L27/20

    CPC分类号： H03C3/0933 ,  H03C3/0925 ,  H03L7/197 ,  H04L27/20

    摘要： (57)【要約】 ＴＤＭＡ信号を送信する送信器で使用される分数−Ｎ周波数シンセサイザは、ディジタル化された信号を有する４次のシグマデルタ変調器（１６）、シグマデルタ変調器の出力に接続された２タップを有するＦＩＲフィルタ（１８）を有し、ＦＩＲフィルタ（１８）は、入力でシグマデルタ変調器の出力に接続され、出力で、状態数を、入力状態数分の１だけ増加するように動作し、且つ、増加比０．５を有する周波数分周器と、その出力がＦＩＲフィルタに接続された制御入力を有する位相ロックループ（ＰＬＬ）を有する。 周波数分周器（２０）は、増加比０．５を有することにより、ＰＬＬに基準発振器（２４）をシグマデルタ変調器（１６）のサンプリング周波数の半分で動作させることを可能とする。 周波数シンセサイザは、この結果、ノイズレベルが１２ｄＢ改善し、同調範囲に隣接する３つの半分の比の連続するグループが重なることを可能とするので、連続する同調が達成される。

    フェーズロックドループの方法及び装置
    10.
    发明专利
    フェーズロックドループの方法及び装置 有权
    相位锁定方法和装置

    公开(公告)号：JP2016105606A

    公开(公告)日：2016-06-09

    申请号：JP2016000226

    申请日：2016-01-04

    申请人： クゥアルコム・インコーポレイテッド ,  QUALCOMM INCORPORATED

    发明人： ゲイリー・ジェイ.・バランタイン

    IPC分类号： H03L7/183 ,  H03L7/08 ,  H03L7/093

    CPC分类号： H03C3/0983 ,  H03C3/0933 ,  H03C3/0941 ,  H03C3/095 ,  H03C3/0966

    摘要： 【課題】2点変調を採用するフェーズロックドループを用いた通信システムを提供する。 【解決手段】位相検出器106の第1の入力に動作可能に接続された出力を有する主発振器100と、位相検出器106の第2の入力に動作可能に接続された出力を有する従発振器102と、主発振器100の入力に動作可能に接続された出力を有する可変利得増幅器200で構成される。可変利得増幅器200はフィードフォワード利得Kuを持つ。可変利得増幅器200の出力は、加算接合202へ供給される。加算接合202はループフィルタ108と従発振器102の間に介在している。 【選択図】図2

    摘要翻译： 要解决的问题：提供使用采用两点调制的锁相环的通信系统。解决方案：一种设备包括：主振荡器100，其具有可操作地连接到相位检测器106的第一输入端的输出; 从振荡器102具有可操作地连接到相位检测器106的第二输入端的输出端; 以及具有可操作地连接到主振荡器100的输入的输出的可变增益放大器200.可变增益放大器200具有前馈增益Ku。 可变增益放大器200的输出被提供给加法结202.加法结202设置在环路滤波器108和从振荡器102之间。选择的图示：图2