公开(公告)号：KR102444200B1

公开(公告)日：2022-09-19

申请号：KR1020197006519

申请日：2017-09-19

IPC: H01L29/66 ,  H01L29/78 ,  H01L29/775 ,  H01L29/06 ,  H01L29/10 ,  H01L29/165 ,  H01L29/423 ,  H01L29/51 ,  H01L29/49

公开(公告)号：KR102171831B1

公开(公告)日：2020-10-29

申请号：KR1020167011674

申请日：2013-12-19

Applicant: 인텔 코포레이션

Inventor： 김,세연 ,  라이오스,라파엘 ,  페르도우지,파미다 ,  쿤,켈린,제이.

IPC: H01L29/06 ,  H01L29/16 ,  H01L29/66 ,  H01L29/78 ,  H01L29/775 ,  B82Y10/00 ,  B82Y40/00

公开(公告)号：KR102167519B1

公开(公告)日：2020-10-19

申请号：KR1020167022440

申请日：2014-03-21

Applicant: 인텔 코포레이션

Inventor： 글래스,글렌에이. ,  머시,아난드에스. ,  가니,타히르 ,  팡,잉 ,  미스트카위,나빌,지.

IPC: H01L29/78 ,  H01L21/8238 ,  H01L29/775 ,  H01L29/06 ,  H01L29/165 ,  H01L29/417 ,  H01L29/66

公开(公告)号：KR102146449B1

公开(公告)日：2020-08-20

申请号：KR1020167011042

申请日：2013-12-18

Applicant: 인텔 코포레이션

Inventor： 전,기민 ,  모로우,패트릭

IPC: H01L29/08 ,  H01L29/06 ,  H01L29/41 ,  H01L29/66 ,  H01L29/775

公开(公告)号：KR102084025B1

公开(公告)日：2020-04-14

申请号：KR1020157015582

申请日：2013-06-24

Applicant: 인텔 코포레이션

Inventor： 도일,브라이언에스. ,  코틀야르,로자 ,  샤,우다이 ,  쿠오,찰스씨.

IPC: H01L29/66 ,  H01L29/06 ,  H01L29/16 ,  H01L29/775 ,  H01L21/02

公开(公告)号：KR101952047B1

公开(公告)日：2019-02-25

申请号：KR1020177002248

申请日：2013-06-11

Applicant: 인텔 코포레이션

Inventor： 카펠라니,안날리사 ,  피트,아브히지트자얀트 ,  가니,타히르 ,  고메즈,헤리

IPC: H01L29/78 ,  H01L29/775

公开(公告)号：KR101951131B1

公开(公告)日：2019-02-21

申请号：KR1020177010979

申请日：2013-06-12

Applicant: 인텔 코포레이션

Inventor： 듀이,길버트 ,  라도사블리예비치,마르코 ,  필라리세티,라비 ,  추-쿵,벤자민 ,  무커지,닐로이

IPC: H01L29/78 ,  H01L29/775

公开(公告)号：KR101904626B1

公开(公告)日：2018-10-04

申请号：KR1020167010699

申请日：2014-10-29

Applicant: 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코

Inventor： 후쿠이,타카시 ,  토미오카,카츠히로

IPC: H01L21/02 ,  H01L29/06 ,  H01L29/41 ,  H01L29/66 ,  H01L29/775 ,  H01L29/78 ,  B82Y10/00

CPC classification number: H01L21/0262 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00 ,  H01L21/02373 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02538 ,  H01L21/02546 ,  H01L21/02603 ,  H01L21/02609 ,  H01L21/02639 ,  H01L21/02658 ,  H01L29/045 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/16 ,  H01L29/20 ,  H01L29/2003 ,  H01L29/413 ,  H01L29/66469 ,  H01L29/66977 ,  H01L29/775 ,  H01L29/78642

Abstract: 본발명은, 작은서브스레스홀드(100mV/dec 이하)로동작가능한 III-V족화합물반도체 MOSFET(FET)에사용될수 있는 III-V족화합물반도체나노와이어에관한것이다. III-V족화합물반도체나노와이어의측면은미소한 (111)면으로구성되는 (-110)면이다. 예를들면, III-V족화합물반도체나노와이어는, 그측면이 (111)A면인제1층과, 그측면이 (111)B면인제2층을가진다. 상기제1층및 상기제2층은, 축방향을따라교대로적층되어있다.

公开(公告)号：KR20180021118A

公开(公告)日：2018-02-28

申请号：KR20187002224

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  LE VAN H ,  KAVALIEROS JACK T ,  GARDNER SANAZ K

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/16 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/66545 ,  H01L29/0673 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775

Abstract: 장치는채널영역, 및채널영역의반대측들상에배치되는접합영역들을포함하는 3-차원반도체바디― 3-차원반도체바디는제2 재료에의해접합영역들에서분리되는각자의면들내에배치되는게르마늄재료를포함하는복수의나노와이어들을포함하고, 제2 재료의격자상수는게르마늄재료의격자상수와유사함― ; 및채널영역상에배치되는게이트스택을포함하고, 게이트스택은게이트유전체상에배치되는게이트전극을포함한다. 방법은기판상의별도의면들내에복수의나노와이어들을형성하는단계― 복수의나노와이어들각각은게르마늄재료를포함하고, 희생재료에의해인접한나노와이어들로부터분리됨― ; 지정된채널영역내의복수의나노와이어들상에게이트스택을배치하는단계를포함하고, 게이트스택은유전체재료및 게이트전극을포함한다.

Abstract translation: 该装置包括沟道区和三维半导体本体三维半导体本体，该三维半导体本体三维半导体本体包括设置在沟道区的相对侧上的结区，三维半导体本体设置在结区中由第二材料分开的相应侧中 包含锗材料的多个纳米线，第二材料的晶格常数与锗材料的晶格常数相似; 以及设置在沟道区上方的栅极堆叠，栅极堆叠包括设置在栅极电介质上的栅极电极。 该方法包括在基底上的分离面中形成多个纳米线，所述多个纳米线中的每一个包括锗材料并且通过牺牲材料与相邻的纳米线分离; 在指定沟道区域中的多个纳米线上布置栅极堆叠，所述栅极堆叠包括介电材料和栅极电极。

公开(公告)号：KR20180020261A

公开(公告)日：2018-02-27

申请号：KR20187002077

申请日：2015-06-24

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  PANG YING ,  MURTHY ANAND S ,  GHANI TAHIR ,  JAMBUNATHAN KARTHIK

IPC: H01L21/8238 ,  H01L29/10 ,  H01L29/423 ,  H01L29/775 ,  H01L29/78

CPC classification number: H01L29/1054 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/78696

Abstract: 서브-핀패시베이션층의사용을통해핀-기반트랜지스터들의오프-상태누설을감소시키기위한기술들이개시된다. 일부경우들에서, 본기술들은벌크실리콘기판에희생핀들을형성하고, 얕은트렌치분리(STI) 재료를퇴적하고평탄화하는단계, 희생실리콘핀들을제거하고이를대체재료(예를들어, SiGe 또는 III-V 재료)로대체하는단계, STI 재료의적어도일부분을제거하여대체핀들의서브-핀영역들을노출시키는단계, 노출된서브-핀들에패시베이팅층/트리트먼트/시약을도포하는단계, 및추가적인 STI 재료를재퇴적하고평탄화하는단계를포함한다. 그후, 트랜지스터디바이스를완성하기위해표준트랜지스터형성공정들이수행될수 있다. 본기술들은일반적으로 STI-기반의트렌치들에서성장되는구조체들을위해임의의패시베이션층들을추가하는능력을제공한다. 패시베이션층은서브-핀소스-대-드레인(및드레인-대-소스) 전류누설을억제한다.

Abstract translation: 断基于晶体管的子销针的，通过使用所述钝化层的已经用于降低公开了泄漏状态说明。 在一些情况下，所述技术可消除步骤中，牺牲硅销形成在体硅衬底的牺牲销，沉积和平坦化的浅沟槽隔离（STI）的材料，而这种替换材料（例如，SiGe或III- V材料）rodae封端的步骤中，去除至少STI材料的一部分的替代销子 - 暴露针位点，施加手的暴露的子步骤当所述托架tingcheung /治疗/试剂在销，和一个额外的STI 重新沉积和平面化材料。 然后可以执行标准晶体管形成工艺以完成晶体管器件。 这些技术通常能够为基于STI的沟槽中生长的结构添加任意钝化层。 钝化层抑制子引脚的源极至漏极（以及漏极至源极）电流泄漏。