公开(公告)号：KR102220842B1

公开(公告)日：2021-03-02

申请号：KR1020207005846

申请日：2013-03-15

Applicant: 롱지튜드 플래쉬 메모리 솔루션즈 리미티드

Inventor： 레비,세이지 ,  람쿠마르,크리쉬나스와미 ,  젠느,프레데릭 ,  제하,샘

IPC: H01L29/66 ,  H01L29/06 ,  H01L21/28 ,  H01L29/423 ,  H01L29/51 ,  H01L29/775 ,  H01L29/792 ,  H01L27/11582 ,  B82Y10/00

Abstract: 다층전하저장층을포함하는반도체메모리디바이스및 이를형성하는방법에대한일 실시예가기술된다. 일반적으로, 상기디바이스는상기메모리디바이스의소스와드레인을연결시키는기판의표면위에놓인반도체재료로부터형성되는채널; 상기채널위에놓인터널산화물층; 및상기터널산화물층 상의산소-부화(rich), 제 1 산질화물층으로서, 상기제 1 산질화물층의화학양론적조성은실질적으로트랩(trap)이없게만드는상기제 1 산질화물층과, 상기제 1 산질화물층 상의산소-희박, 제 2 산질화물층으로서, 상기제 2 산질화물층의화학양론적조성은트랩이조밀하게만드는상기제 2 산질화물층을포함하는다층전하저장층(multi-layer charge storing layer)을포함한다. 일실시예에서, 상기디바이스는상기채널에인접해있는복수의표면들을가진게이트를포함하는비평면트랜지스터를포함하고, 상기게이트는상기터널산화물층 및상기다층전하저장층을포함한다.

公开(公告)号：KR102094752B1

公开(公告)日：2020-03-31

申请号：KR1020190127568

申请日：2019-10-15

Applicant: 삼성전자주식회사

Inventor： 강명길 ,  김성봉 ,  오창우 ,  김동원

IPC: H01L21/8234 ,  H01L29/78 ,  H01L27/088 ,  H01L27/11 ,  H01L29/775

公开(公告)号：KR102012114B1

公开(公告)日：2019-08-19

申请号：KR1020177023227

申请日：2013-06-10

Applicant: 인텔 코포레이션

Inventor： 카치안,제시카,에스. ,  라치마디,윌리 ,  투르코드주니어,로버트,비.

IPC: H01L29/775 ,  H01L29/06 ,  H01L29/66

公开(公告)号：KR101892232B1

公开(公告)日：2018-08-28

申请号：KR1020187001483

申请日：2011-11-23

Applicant: 인텔 코포레이션

Inventor： 쿤,켈린제이. ,  김,세연 ,  리오스,라파엘 ,  세아,스티븐엠. ,  길레스,마틴디. ,  카펠라니,안날리사 ,  라크시트,티타시 ,  창,피터 ,  라흐마디,윌리

IPC: H01L29/66 ,  H01L29/78 ,  H01L29/786 ,  H01L29/417 ,  H01L29/423 ,  H01L29/775 ,  B82Y10/00 ,  H01L21/762

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/76224 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/0676 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/165 ,  H01L29/41733 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: 마이크로전자구조물들을형성하는방법들이설명된다. 이들방법의실시예들은스페이서들에인접한소스/드레인구조물들과스페이서들사이에배치된나노와이어채널구조물들 - 나노와이어채널구조물들은서로의위로수직으로스택되어있음 - 을포함하는나노와이어장치를형성하는것을포함한다.

公开(公告)号：KR20180018506A

公开(公告)日：2018-02-21

申请号：KR20177033116

申请日：2015-06-19

Applicant: INTEL CORP

Inventor： MEHANDRU RISHABH ,  MURTHY ANAND S ,  GHANI TAHIR ,  GLASS GLENN A ,  JAMBUNATHAN KARTHIK ,  MA SEAN T ,  WEBER CORY E

IPC: H01L29/78 ,  H01L21/8238 ,  H01L27/088 ,  H01L29/423 ,  H01L29/775 ,  H01L29/786

CPC classification number: H01L29/78 ,  H01L27/0886 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78696

Abstract: 에피택셜적으로성장된붕소-도핑된실리콘게르마늄(SiGe:B) S/D 영역들을갖는 p-MOS 트랜지스터들에서의저항감소를위한기법들이개시되어있다. 이기법들은트랜지스터의실리콘(Si) 채널영역과 SiGe:B 대체 S/D 영역들사이에성장하는하나이상의계면층을포함할수 있다. 상기하나이상의계면층은다음을포함할수 있다: 붕소-도핑된 Si(Si:B)의단일층; SiGe:B의단일층 - 여기서계면층 내의 Ge 함유량은결과 SiGe:B S/D 영역들내의 Ge 함유량보다작다 -; SiGe:B의그레이딩된층(graded layer) - 여기서합금내의 Ge 함유량은낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다 -; 또는 SiGe:B의다수의계단식층 - 여기서합금내의 Ge 함유량은각각의계단에서낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다. 계면층(들)을포함시킴으로써온-상태전류흐름의저항이감소한다.

Abstract translation: 硼生长外延掺杂syeoljeok硅锗：对于p-MOS晶体管eseoui电阻（硅锗B），有公开的技术与S / d的区域减小。 是这样的方法是在晶体管和硅锗的硅（Si）沟道区域：可以包含生长的B之间替换S / d的区域的至少一个界面层。 该至少一个界面层可以包括：硼掺杂Si（Si：B）的单层; 的SiGe：乙uidan首先 - 在所述表面层中的Ge含量为结果的SiGe：小于在B S / d区Ge含量; 的SiGe：在合金中的B-Ge含量的梯度层（倾斜层）增加，其中较高的百分比，开始在低百分比（或0％）; 或SiGe：多个所述B的级联层 - 其中在合金的Ge含量通过在开始在各个步骤中低百分比（或0％）增加至更高的百分比。 通过包括界面层，导通电流的电阻减小。

公开(公告)号：KR101772298B1

公开(公告)日：2017-09-12

申请号：KR1020157005089

申请日：2013-06-10

Applicant: 인텔 코포레이션

Inventor： 카치안,제시카,에스. ,  라치마디,윌리 ,  투르코드주니어,로버트,비.

IPC: H01L29/775 ,  H01L29/06 ,  H01L29/66

CPC classification number: H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/78696

Abstract: 릴리스에칭패시베이션표면을갖는게르마늄기반활성영역을구비하는비평면반도체디바이스가설명된다. 예를들어, 반도체디바이스는기판위에배치된복수의게르마늄풍부나노와이어들의수직배열을포함한다. 각각의나노와이어는황-패시베이팅된외부표면을갖는채널영역을포함한다. 게이트스택이게르마늄풍부나노와이어들각각의채널영역상에배치되고채널영역을완전히둘러싼다. 게이트스택은황-패시베이팅된외부표면상에배치되고황-패시베이팅된외부표면을둘러싸는게이트유전체층및 게이트유전체층상에배치된게이트전극을포함한다. 소스및 드레인영역들이게르마늄풍부나노와이어들의채널영역들의어느한 측상에배치된다.

公开(公告)号：KR101750848B1

公开(公告)日：2017-06-26

申请号：KR1020157034821

申请日：2011-11-23

Applicant: 인텔 코포레이션

Inventor： 쿤,켈린제이. ,  김,세연 ,  리오스,라파엘 ,  세아,스티븐엠. ,  길레스,마틴디. ,  카펠라니,안날리사 ,  라크시트,티타시 ,  창,피터 ,  라흐마디,윌리

IPC: H01L29/66 ,  H01L29/78 ,  H01L29/786 ,  H01L29/417 ,  H01L29/423 ,  H01L29/775

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/76224 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/0676 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/165 ,  H01L29/41733 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: 마이크로전자구조물들을형성하는방법들이설명된다. 이들방법의실시예들은스페이서들에인접한소스/드레인구조물들과스페이서들사이에배치된나노와이어채널구조물들 - 나노와이어채널구조물들은서로의위로수직으로스택되어있음 - 을포함하는나노와이어장치를형성하는것을포함한다.

公开(公告)号：KR1020170063520A

公开(公告)日：2017-06-08

申请号：KR1020177004060

申请日：2014-09-19

Applicant: 인텔 코포레이션

Inventor： 모하파트라,찬드라에스. ,  머시,아난드에스. ,  글래스,글렌에스. ,  가니,타히르 ,  라크마디,윌리 ,  듀이,길버트 ,  메츠,매튜브이. ,  카발리에로스,잭티.

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/10 ,  H01L29/775

CPC classification number: H01L29/66469 ,  B82Y10/00 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/775 ,  H01L29/78 ,  H01L29/7851 ,  H01L29/785

Abstract: 활성채널과기판사이에도핑된버퍼또는서브구조체를갖는트랜지스터디바이스들이개시되어있다. 일실시예에서, 마그네슘, 아연, 탄소, 베릴륨등과같은 p형도펀트가서브구조체의형성에서도입될수 있고, 이러한도펀트는활성채널에서소스와드레인계면들에대한 p/n 접합의역할을하고, 오프-상태누설경로를감소시킬수 있다. 다른실시예에서, 도핑된서브구조체의형성에이용되는재료는, 활성채널의형성에이용되는, 도펀트를갖지않는재료와실질적으로동일할수 있고, 그에의해결정질결함들을초래할수 있는어떠한헤테로접합도형성되지않을것이다.

Abstract translation: 公开了在有源沟道和衬底之间具有掺杂缓冲器或子结构的晶体管器件。 在一个实施方案中，镁可以以p型掺杂剂，所述分体结构，如锌，碳，铍，这些掺杂剂，并作为源极和漏极，所述有源沟道的界面的p / n结的形式引入，关 - 可以减少状态泄漏路径。 在另一个实施例中，用于形成掺杂子结构的材料可以与不具有用于形成有源沟道的掺杂剂的材料基本相同，从而形成可能导致晶体缺陷的任何异质结 不会。

公开(公告)号：KR101709687B1

公开(公告)日：2017-02-24

申请号：KR1020157002687

申请日：2013-06-11

Applicant: 인텔 코포레이션

Inventor： 라도사블예비치,마르코 ,  듀이,길버트 ,  추-컹,벤자민 ,  바수,디판잔 ,  가드너,사나즈케이. ,  수리,사티아르트 ,  필라리세티,라비 ,  무케르지,닐로이 ,  텐,한우이 ,  차우,로버트에스.

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/775

CPC classification number: H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/068 ,  H01L29/201 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/775 ,  H01L29/785 ,  H01L29/78696 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 저밴드갭 클래딩층들을갖는채널영역들을갖는비-평면반도체디바이스를설명한다. 예를들어, 반도체디바이스는기판위에배치된복수의나노와이어의수직구성을포함한다. 각각의나노와이어는제1 밴드갭을갖는내부영역및 내부영역을둘러싸는외부클래딩층을포함한다. 클래딩층은더 낮은제2 밴드갭을갖는다. 게이트스택은나노와이어들각각의채널영역상에배치되고나노와이어들각각의채널영역을완전히둘러싼다. 게이트스택은클래딩층 상에배치되고클래딩층을둘러싼게이트유전체층, 및게이트유전체층 상에배치된게이트전극을포함한다. 소스및 드레인영역은나노와이어들의채널영역들의어느한 측상에배치된다.

Abstract translation: 描述了具有带隙低的包层层的沟道区的非平面半导体器件。 例如，半导体器件包括设置在衬底上的多个纳米线的垂直配置。 每个纳米线包括具有第一带隙的内包层和围绕内包层的外包层。 包层具有较低的第二带隙。 栅极叠层设置在每个纳米线的沟道区域上并且完全围绕每个纳米线的沟道区域。 栅极叠层包括设置在包层上并围绕包层的栅极介电层以及设置在栅极介电层上的栅电极。 源极和漏极区域设置在纳米线的沟道区域的任一侧上。

公开(公告)号：KR1020160098175A

公开(公告)日：2016-08-18

申请号：KR1020167011674

申请日：2013-12-19

Applicant: 인텔 코포레이션

Inventor： 김,세연 ,  라이오스,라파엘 ,  페르도우지,파미다 ,  쿤,켈린,제이.

IPC: H01L29/06 ,  H01L29/16 ,  H01L29/66 ,  H01L29/78 ,  H01L29/775 ,  B82Y10/00 ,  B82Y40/00

CPC classification number: H01L29/7853 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02532 ,  H01L21/30604 ,  H01L29/0673 ,  H01L29/0684 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7851 ,  H01L29/78696 ,  H01L29/785

Abstract: 하이브리드기하구조기반의활성영역들을갖는비평면반도체디바이스들이설명된다. 예를들어, 반도체디바이스는핀-FET 부분위에배치되는오메가-FET 부분위에배치되는나노와이어부분을포함하는하이브리드채널영역을포함한다. 게이트스택은하이브리드채널영역의노출된표면들상에배치된다. 게이트스택은게이트유전체층과, 게이트유전체층 상에배치되는게이트전극을포함한다. 소스영역및 드레인영역은하이브리드채널영역의양측에배치된다.