公开(公告)号：KR102465353B1

公开(公告)日：2022-11-10

申请号：KR1020150170784

申请日：2015-12-02

IPC: H01L29/778 ,  H01L29/786 ,  H01L29/267 ,  H01L29/16 ,  H10K99/00 ,  H01L29/51 ,  H01L29/165

Abstract: 본발명은전계효과트랜지스터및 이를포함하는반도체소자에관한것으로, 보다상세하게는, 기판상에, 2차원구조의원자층을갖는제1 물질을포함하는채널막; 및상기기판상에, 제2 물질을포함하는소스/드레인막을포함한다. 상기제1 물질은인(P)의동소체이고, 상기제2 물질은탄소(C)의동소체이며, 상기채널막과상기소스/드레인막은, 상기제1 물질과상기제2 물질간의공유결합으로연결된다.

公开(公告)号：KR102399465B1

公开(公告)日：2022-05-18

申请号：KR1020150147869

申请日：2015-10-23

IPC: H01L21/8238 ,  H01L29/66 ,  H01L27/02 ,  H01L27/092 ,  H01L29/08 ,  H01L29/165

Abstract: 로직반도체소자는수평방향으로연장하며수직방향으로서로이격된복수의액티브패턴들, 액티브패턴들을한정하는소자분리막, 액티브패턴들및 소자분리막상부에서수직방향으로연장하며수평방향으로서로이격된복수의게이트패턴들, 게이트패턴들의상부에서수평방향으로연장하는복수의하층배선들, 하층배선들의상부에서수직방향으로연장하는상층배선들, 및상층배선의저면으로부터하층배선의저면아래까지연장되며상층배선들중 적어도하나의상층배선과상기게이트패턴들중 적어도하나의게이트패턴을연결시키는관통콘택을포함한다.

公开(公告)号：KR102216424B1

公开(公告)日：2021-02-17

申请号：KR1020167011302

申请日：2013-12-18

Applicant: 인텔 코포레이션

Inventor： 머티,아난드에스. ,  린더트,닉 ,  글래스,글렌에이.

IPC: H01L29/66 ,  H01L21/265 ,  H01L21/3065 ,  H01L29/10 ,  H01L29/165 ,  H01L29/78 ,  H01L21/8238 ,  H01L27/092

Abstract: 소스및 드레인영역들과채널의계면들에서게이트제어층(GCL)의퇴적을통해유효전기게이트길이(Leff)를증가시킴으로써, 트랜지스터의채널에걸쳐게이트제어를개선하는기술들이개시된다. GCL은교체 S/D 퇴적을사용하여트랜지스터를형성할때 퇴적될수 있는공칭으로비도핑된층(또는고농도로도핑된 S/D 충전재료에비해, 실질적으로더 낮게도핑된층)이다. GCL은그러한캐비티들이형성된후에및 고농도로도핑된 S/D 충전재료가퇴적되기전에 S/D 캐비티들에선택적으로퇴적될수 있다. 이러한방식으로, GCL은게이트스택에의해소스및 드레인언더랩 (Xud)를감소시키고고농도로도핑된소스및 드레인영역들을더 분리한다. 이것은차례로유효전기게이트길이(Leff)를증가시키고게이트가채널에걸쳐갖는제어를개선한다.

公开(公告)号：KR101821672B1

公开(公告)日：2018-01-24

申请号：KR1020167022425

申请日：2011-12-23

Applicant: 인텔 코포레이션

Inventor： 라츠마디,윌리 ,  필라리세티,라비 ,  레,반에이치. ,  카발리에로스,잭티. ,  차우,로버트에스. ,  카치안,제시카세반느

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/06 ,  H01L29/165 ,  H01L29/66 ,  H01L29/786

CPC classification number: H01L29/7848 ,  H01L29/045 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/1033 ,  H01L29/165 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/78618 ,  H01L29/78696 ,  H01L2029/7858

Abstract: 비평면게이트올어라운드장치및 그의제조방법이설명된다. 일실시예에서, 장치는제1 격자상수를갖는상면을가진기판을포함한다. 내장된에피소스및 드레인영역들이기판의상면에형성된다. 내장된에피소스및 드레인영역들은제1 격자상수와다른제2 격자상수를갖는다. 제3 격자상수를갖는채널나노와이어들이내장된에피소스및 드레인영역들사이에형성되고그에결합된다. 일실시예에서, 제2 격자상수및 제3 격자상수는제1 격자상수와다르다. 채널나노와이어들은가장바닥의채널나노와이어를포함하며, 기판의상면에가장바닥의채널나노와이어아래에바닥게이트분리가형성된다. 게이트유전층이각각의채널나노와이어상에그리고전면에형성된다. 게이트전극이게이트유전층상에형성되고, 채널나노와이어를둘러싼다.

公开(公告)号：KR1020160137962A

公开(公告)日：2016-12-02

申请号：KR1020167022426

申请日：2014-03-27

Applicant: 인텔 코포레이션

Inventor： 리아오,스즈야에스. ,  하텐도르프,마이클엘. ,  가니,타히르

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/165 ,  H01L29/417

CPC classification number: H01L29/66795 ,  H01L21/823418 ,  H01L21/823431 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체장치들을위한국한된에피택셜영역들및 국한된에피택셜영역들을가진반도체장치들을제조하는방법들이설명된다. 예를들어, 반도체구조체는반도체기판위에배치되고그와연속적인복수의평행반도체핀을포함한다. 상기반도체기판위에그리고상기복수의평행반도체핀 각각의하부부분들에인접하여격리구조체가배치된다. 상기복수의평행반도체핀 각각의상부부분은상기격리구조체의최상부표면위로돌출한다. 상기복수의평행반도체핀 각각에상기반도체핀의상기상부부분내의채널영역에인접하여에피택셜소스및 드레인영역들이배치된다. 상기에피택셜소스및 드레인영역들은상기격리구조체위에측면으로연장되지않는다. 상기반도체구조체는또한하나이상의게이트전극을포함하고, 각각의게이트전극은상기복수의평행반도체핀 중하나이상의반도체핀의상기채널영역위에배치된다.

Abstract translation: 描述了用于半导体器件的封闭外延区域和制造具有受限外延区域的半导体器件的方法。 例如，半导体结构包括设置在半导体衬底之上并与半导体衬底连续的多个平行半导体鳍片。 隔离结构设置在半导体衬底之上并且邻近多个平行半导体鳍片中的每一个的下部。 多个平行半导体翅片中的每一个的上部突出于隔离结构的最上表面之上。 外延源极和漏极区域设置在与半导体鳍片的上部中的沟道区域相邻的多个平行半导体鳍片的每一个中。 外延源极和漏极区域不在隔离结构上横向延伸。 半导体结构还包括一个或多个栅电极，每个栅电极设置在多个平行半导体鳍片中的一个或多个的沟道区域之上。

公开(公告)号：KR1020150071636A

公开(公告)日：2015-06-26

申请号：KR1020140155151

申请日：2014-11-10

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 리우치-웬 ,  왕차오-시웅

IPC: H01L21/8238 ,  H01L29/66 ,  H01L27/092 ,  H01L29/165

CPC classification number: H01L21/823814 ,  H01L21/31053 ,  H01L21/76224 ,  H01L21/8238 ,  H01L21/823807 ,  H01L21/823828 ,  H01L21/823857 ,  H01L21/823871 ,  H01L21/823878 ,  H01L21/8258 ,  H01L23/53209 ,  H01L23/535 ,  H01L27/092 ,  H01L29/0649 ,  H01L29/16 ,  H01L29/165 ,  H01L29/45 ,  H01L29/456 ,  H01L29/665 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 단일반도체기판상에반도체장치를생성하기위한시스템및 방법을제공한다. 실리콘재료부분과게르마늄재료부분을포함하는단일반도체기판이생성된다. 실리콘재료부분상에제1 금속으로부터제1 세트의소스/드레인컨택이형성된다. 제1 세트의소스/드레인컨택이제1 온도에서실리콘재료부분과어닐링된다. 반도체기판을제1 온도로가열한후 게르마늄재료부분상에제2 금속으로부터제2 세트의소스/드레인컨택이형성되고, 제2 세트의소스/드레인컨택은제1 온도보다낮은제2 온도에서게르마늄재료부분과어닐링된다.

Abstract translation: 提供了用于在单个半导体衬底上产生半导体器件的系统和方法。 产生包括硅材料部分和锗材料部分的单个半导体衬底。 第一组源/漏接触由硅材料部分上的第一金属形成。 第一组源极/漏极接触件在第一温度下与硅材料部分退火。 在将半导体衬底加热到​​第一温度之后，在锗材料部分上的第二金属形成第二组源极/漏极接触层，并且在第二温度下将第二组源极/漏极接触层与锗材料部分退火， 其中第二温度低于第一温度。

公开(公告)号：KR1020120038280A

公开(公告)日：2012-04-23

申请号：KR1020100099956

申请日：2010-10-13

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  정영석 ,  윤보언 ,  한정남 ,  조병권

IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/311 ,  H01L29/165 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/02068 ,  H01L21/31116 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/165 ,  H01L29/41775 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7843 ,  H01L29/7848

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to remove a part of a spacer and a mask oxide layer without damaging a silicide layer. CONSTITUTION: A dummy gate pattern is formed on a substrate(100) including an NMOS area(10) and a PMOS area(20). A spacer structure is formed on a sidewall of the gate pattern. A recess region is formed on the exposed substrate of the PMOS area exposed by the spacer structure and the gate pattern. A compression stress pattern(170) is formed in the recess area. A mask oxide layer is formed on the sidewall of the spacer structure.

Abstract translation: 目的：提供半导体器件及其制造方法来去除间隔物的一部分和掩模氧化物层，而不会损坏硅化物层。 构成：在包括NMOS区域（10）和PMOS区域（20）的衬底（100）上形成伪栅极图案。 间隔结构形成在栅极图案的侧壁上。 在由间隔结构和栅极图案露出的PMOS区域的暴露的衬底上形成凹陷区域。 在凹部区域形成有压缩应力图案（170）。 在间隔结构的侧壁上形成掩模氧化物层。

公开(公告)号：KR102427326B1

公开(公告)日：2022-08-01

申请号：KR1020150148961

申请日：2015-10-26

IPC: H01L29/66 ,  H01L21/8238 ,  H01L23/535 ,  H01L29/78 ,  H01L27/092 ,  H01L27/11 ,  H01L29/06 ,  H01L29/08 ,  H01L29/165

Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자및 이의제조방법에관한것으로, 보다상세하게는, 기판으로부터수직적으로돌출된제1 활성패턴및 제2 활성패턴; 상기제1 및제2 활성패턴들을가로지르며일 방향으로연장되는게이트전극; 상기게이트전극일 측의상기제1 활성패턴상에배치되는제1 소스/드레인영역; 및상기게이트전극일 측의상기제2 활성패턴상에배치되며, 상기제1 소스/드레인영역과다른도전형을갖는제2 소스/드레인영역을포함한다. 상기제2 소스/드레인영역의바닥면은상기제1 소스/드레인영역의바닥면보다더 낮은레벨에위치하고, 상기제1 소스/드레인영역의상기바닥면과접하는상기제1 활성패턴의상면은상기일 방향으로제1 폭을갖고, 상기제2 소스/드레인영역의상기바닥면과접하는상기제2 활성패턴의상면은상기일 방향으로제2 폭을가지며, 상기제2 폭은상기제1 폭보다크다.

公开(公告)号：KR102201606B1

公开(公告)日：2021-01-12

申请号：KR1020167013221

申请日：2013-12-27

Applicant: 인텔 코포레이션

Inventor： 마지,프라샨트 ,  무커지,닐로이 ,  필라리세티,라비 ,  라치마디,윌리 ,  차우,로버트,에스.

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/10 ,  H01L29/165 ,  H01L29/267

Abstract: 장치는, n-채널금속산화물반도체전계효과트랜지스터(MOSFET); 및 p-채널 MOSFET을포함하는상보적금속산화물반도체(CMOS) 인버터를포함하며, n-채널 MOSFET 내의채널의물질및 p-채널 MOSFET 내의채널의물질은 2-축인장변형의대상이된다. 방법은, n-채널금속산화물반도체전계효과트랜지스터(MOSFET)를형성하는단계; p-채널 MOSFET을형성하는단계; 및 n-채널 MOSFET 및 p-채널 MOSFET의게이트전극들과드레인영역들을접속시키는단계를포함하고, n-채널 MOSFET 내의채널의물질및 p-채널 MOSFET 내의채널의물질은 2-축인장변형의대상이된다.

公开(公告)号：KR102189055B1

公开(公告)日：2020-12-09

申请号：KR20167023419

申请日：2014-03-27

IPC: H01L29/88 ,  H01L21/18 ,  H01L29/165 ,  H01L29/205 ,  H01L29/66 ,  H01L29/73 ,  H01L29/739 ,  H01L29/78

Abstract: 터널링전계효과트랜지스터(TFET)가설명되는데, 이는제1 도전형을갖는드레인영역; 제1 도전형과반대인제2 도전형을갖는소스영역; 소스및 드레인영역들사이에채널영역을형성하게하는게이트영역; 및소스영역의접합근처에배치된포켓을포함하는데, 여기서포켓영역은소스, 채널, 및드레인영역들내의하나의유형의원자의백분율보다백분율이더 낮은하나의유형의원자를갖는물질로형성된다.