公开(公告)号：KR101847628B1

公开(公告)日：2018-05-25

申请号：KR1020110098308

申请日：2011-09-28

申请人： 삼성전자주식회사

发明人： 박재화 ,  강만석 ,  박희숙 ,  손웅희

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L21/28

CPC分类号： H01L21/76877 ,  H01L21/28562 ,  H01L21/743 ,  H01L21/76802 ,  H01L21/76846 ,  H01L21/76864 ,  H01L21/76876 ,  H01L21/76883 ,  H01L27/10891

摘要： 반도체소자는반도체기판에형성된트렌치내부에서트렌치의내벽을따라연장되고트렌치내부에서제1 방향을따라제1 폭의배선공간을한정하는금속함유배리어막과, 금속함유배리어막위에서배선공간내에형성되고, 제1 방향을따라제1 폭의입경을가지는적어도하나의금속그레인을포함하는금속함유도전라인을포함한다. 반도체소자제조방법에서는, 반도체기판상에적어도 2 개의시드층과, 적어도 2 개의시드층사이에개재되고복수의금속그레인을포함하는적어도 1 개의금속층을포함하는금속함유적층구조를형성한다. 금속함유적층구조의일부를식각하여금속함유적층구조의나머지일부로구성되는금속함유배선패턴을형성하고, 금속함유배선패턴을열처리한다.

公开(公告)号：KR101560871B1

公开(公告)日：2015-10-15

申请号：KR1020130072913

申请日：2013-06-25

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 리우치-웬 ,  왕차오-슝

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/41 ,  H01L21/28 ,  H01L21/28114 ,  H01L21/28587 ,  H01L21/3213 ,  H01L21/32133 ,  H01L21/32134 ,  H01L21/32135 ,  H01L21/32136 ,  H01L21/743 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76886 ,  H01L21/76897 ,  H01L21/823475 ,  H01L21/823871 ,  H01L23/4827 ,  H01L29/40 ,  H01L29/66795 ,  H01L29/785 ,  H01L2027/11866 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/13067 ,  H01L2924/00

摘要： 실시예는, 일부가상향연장하여핀을형성하는기판, 상기핀의측벽들의적어도일부들및 상단부표면위의게이트유전체, 게이트유전체위의게이트전극, 상기게이트전극위에있고상기게이트전극내로연장되는콘택트를포함하고, 상기콘택트는상기게이트전극위의제 1 폭및 상기게이트전극내의제 2 폭을가지고, 상기제 1 폭이상기제 2 폭보다좁다.

公开(公告)号：KR1020150044646A

公开(公告)日：2015-04-27

申请号：KR1020130123945

申请日：2013-10-17

申请人： 에스케이하이닉스 주식회사

发明人： 성민철

IPC分类号： H01L27/108 ,  H01L21/8242 ,  H01L21/336

CPC分类号： H01L21/561 ,  H01L21/02002 ,  H01L21/02038 ,  H01L21/185 ,  H01L21/743 ,  H01L21/76251 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/7827

摘要： 본기술은셀 영역에 SMS(Silicon-Metal-Silicon) 구조를적용함으로써, 매립비트라인의형성공정난이도를감소시키고, 주변회로영역에 SOI(Silicon On Insulator) 구조를적용함으로써주변회로영역에형성된회로의성능을개선할수 있는반도체소자및 그제조방법에관한것이다. 본기술은셀 영역및 주변회로영역을포함하는반도체기판에있어서, 셀영역에구비되며제 1 실리콘기판, 금속층및 제 2 실리콘기판이적층된 SMS(Silicon - Metal - Silicon) 구조의웨이퍼와, 주변회로영역에구비되며상기제 1 실리콘기판, 실리콘절연막및 상기제 2 실리콘기판이적층된 SOI(Silicon On Insulator) 구조의웨이퍼를포함한다.

摘要翻译： 本发明涉及一种向单元区域施加硅 - 金属硅（SMS）结构以减少掩埋位线形成工艺难度的半导体器件，并将绝缘体上硅（SOI）结构应用于周围电路区域以提高性能 形成在周围电路区域上的电路及其制造方法。 包括单元区域和周围电路区域的本发明的半导体包括形成在单元区域上的硅 - 金属 - 硅（SMS）结构的晶片，并且具有第一硅衬底，金属层和层叠的第二硅衬底 ; 以及形成在周围电路区域上的绝缘体上硅（SOI）结构的晶片，并且具有第一硅衬底，硅绝缘膜和第二硅衬底。

公开(公告)号：KR1020140110682A

公开(公告)日：2014-09-17

申请号：KR1020130072913

申请日：2013-06-25

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 리우치-웬 ,  왕차오-슝

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/41 ,  H01L21/28 ,  H01L21/28114 ,  H01L21/28587 ,  H01L21/3213 ,  H01L21/32133 ,  H01L21/32134 ,  H01L21/32135 ,  H01L21/32136 ,  H01L21/743 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76886 ,  H01L21/76897 ,  H01L21/823475 ,  H01L21/823871 ,  H01L23/4827 ,  H01L29/40 ,  H01L29/66795 ,  H01L29/785 ,  H01L2027/11866 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/13067 ,  H01L2924/00 ,  H01L29/423 ,  H01L29/78

摘要： A gate contact structure for a FinFET according to the embodiment of the present invention includes a substrate whose one part is extended upwards to form a fin, a gate dielectric which is arranged on the top surface and at least a part of the sidewalls of the fin, a gate electrode which is arranged on the gate dielectric, and a contact which is located on the gate electrode and is extended into the gate electrode. The contact has a first width on the gate electrode and a second width in the gate electrode. The first width is narrower than the second width.

摘要翻译： 根据本发明的实施例的用于FinFET的栅极接触结构包括其一部分向上延伸以形成翅片的基板，设置在翅片的顶表面和侧壁的至少一部分上的栅极电介质 设置在栅极电介质上的栅电极，以及位于栅极上并延伸到栅电极的触点。 接触件具有栅电极上的第一宽度和栅电极中的第二宽度。 第一宽度比第二宽度窄。

公开(公告)号：KR1020140030405A

公开(公告)日：2014-03-12

申请号：KR1020120094328

申请日：2012-08-28

申请人： 에스케이하이닉스 주식회사

发明人： 명주현 ,  황의성 ,  박은실 ,  김태윤

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/10885 ,  H01L21/2236 ,  H01L21/743 ,  H01L27/10876 ,  H01L29/165 ,  H01L29/41741 ,  H01L29/66666 ,  H01L29/7827 ,  H01L27/10864

摘要： The present technique provides a semiconductor device having a buried bit line capable of reducing parasitic capacitance between adjacent buried bit line and a method for fabricating the same. A semiconductor device includes: a semiconductor body formed vertically in a semiconductor substrate; a buried bit line which is formed in the semiconductor body and includes metal silicide; and a barrier layer which is formed in the upper and the lower part of the buried bit line and contains germanium.

摘要翻译： 本技术提供了具有能够减小相邻掩埋位线之间的寄生电容的掩埋位线的半导体器件及其制造方法。 半导体器件包括：在半导体衬底中垂直形成的半导体本体; 形成在半导体本体中并且包括金属硅化物的掩埋位线; 以及形成在掩埋位线的上部和下部并且包含锗的阻挡层。

公开(公告)号：KR1020130013820A

公开(公告)日：2013-02-06

申请号：KR1020110075657

申请日：2011-07-29

申请人： 한국전자통신연구원

发明人： 민병규

IPC分类号： H01L23/34 ,  H01L23/48

CPC分类号： H01L21/76898 ,  H01L21/6835 ,  H01L21/743 ,  H01L23/4821 ,  H01L24/29 ,  H01L24/32 ,  H01L24/83 ,  H01L2221/68318 ,  H01L2221/68327 ,  H01L2221/68331 ,  H01L2221/68381 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/8385 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/13063 ,  H01L2924/13091 ,  H01L2924/00

摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the heat radiation of a power amplifier or a power semiconductor by using a via hole connected to the rear surface of a semiconductor substrate. CONSTITUTION: A semiconductor device(112,114) is formed in one part of a semiconductor substrate(110). A ground pad(116) is formed in the other part of the semiconductor substrate. An air bridge metal(118) connects an electrode of the semiconductor device and the ground pad. An insulating layer(120) is formed in the front part of the semiconductor substrate including the air bridge metal. A support substrate(126) is adhered to the upper part of a second metal layer(122) with paste(124).

摘要翻译： 目的：提供半导体器件及其制造方法，以通过使用连接到半导体衬底的后表面的通孔来改善功率放大器或功率半导体的散热。 构成：半导体器件（112,114）形成在半导体衬底（110）的一部分中。 在半导体衬底的另一部分中形成接地焊盘（116）。 空气桥金属（118）连接半导体器件的电极和接地焊盘。 绝缘层（120）形成在包括气桥金属的半导体衬底的前部。 支撑衬底（126）用糊（124）粘附到第二金属层（122）的上部。

公开(公告)号：KR101159405B1

公开(公告)日：2012-07-09

申请号：KR1020090081470

申请日：2009-08-31

申请人： 인터내셔널 비지네스 머신즈 코포레이션

发明人： 시윤 ,  보툴라알랜버나드 ,  조셉알빈조세 ,  슬린크만제임스알버트 ,  노왁에드워드제이

IPC分类号： H01L29/78

CPC分类号： H01L27/1203 ,  H01L21/743 ,  H01L21/76224 ,  H01L21/76251 ,  H01L21/84

摘要： 본 발명의 반도체 구조체에서는 바닥 반도체 층과 상반되는 도전형을 갖는 도핑된 콘택트 영역이 바닥 반도체 층 내의 내장 절연체 층 아래에 제공된다. 적어도 하나의 도전성 비아 구조는 상호접속-레벨 금속 라인으로부터 MOL 유전층, 상단 반도체 층 내의 얕은 트렌치 격리 구조 및 내장 절연체 층을 통과해 도핑된 콘택트 영역까지 연장한다. 도핑된 콘택트 영역은 RF 스위치 내의 피크 전압에 있는 또는 이에 근접한 전압에서 바이어싱되며 이것은 유도 전하 층 내의 소수 전하 캐리어를 제거한다. 소수 전하 캐리어는 도핑된 콘택트 영역과 적어도 하나의 도전성 비아 구조를 통해 드레인된다. 유도 전하 층 내의 이동 전하의 신속한 방전은 RF 스위치 내의 조화 생성 및 신호 왜곡을 감소시킨다. 반도체 구조체의 설계 구조 또한 제공되었다.

公开(公告)号：KR101096164B1

公开(公告)日：2011-12-22

申请号：KR1020090117438

申请日：2009-11-30

申请人： 에스케이하이닉스 주식회사

发明人： 이상오

IPC分类号： H01L21/336 ,  H01L21/8242

CPC分类号： H01L27/10885 ,  H01L21/743

摘要： 본발명은활성영역의어느하나의측벽일부를선택적으로노출시키는측벽콘택을용이하게형성할수 있고측벽콘택의깊이를균일하게형성할수 있는반도체장치제조방법을제공하기위한것으로, 본발명의반도체장치제조방법은제1트렌치와상기제1트렌치하부의제2트렌치로이루어지고표면에절연막이피복된이중트렌치에의해서로분리되는복수의활성영역을형성하는단계; 상기절연막을선택적으로제거하여상기제2트렌치의어느하나의측벽을노출시키는측벽콘택을형성하는단계; 및상기어느하나의측벽의활성영역내에접합영역을형성하는단계를포함하고, 상술한본 발명은이중트렌치를형성하므로써활성영역의어느하나의측벽에측벽콘택을형성하기위한공정을단순화할수 있는효과가있고, 또한, 이중트렌치를형성하므로써측벽콘택의깊이를균일하게형성할수 있는효과가있다. 이에따라측벽콘택에의해노출된활성영역의어느하나의측벽내에형성되는접합영역을균일한깊이및 도즈로형성할수 있는효과가있다.

公开(公告)号：KR1020110135079A

公开(公告)日：2011-12-16

申请号：KR1020100054802

申请日：2010-06-10

申请人： 에스케이하이닉스 주식회사

发明人： 김승환

IPC分类号： H01L27/108 ,  H01L21/8242

CPC分类号： H01L27/10885 ,  H01L21/743 ,  H01L27/10876 ,  H01L27/10891

摘要： PURPOSE: A semiconductor device and a method for manufacturing the same are provided to prevent the expose of a conductive film of a buried bit line in etching process by forming a barrier film. CONSTITUTION: In a semiconductor device and a method for manufacturing the same, a plurality of pillar patterns including a side contact in the top side of a semiconductor(100). The plural pillar pattern is formed by etching a semiconductor substrate through a mask pattern as a mask. A silicon oxide film(113) is formed in a pillar pattern surface. A buried bit line(136) is formed by laminating the laminating structure of a bit line conductive(120) and a barrier film(135a). First and second barrier metal layers(130) are formed in the bottom and side wall of the buried bit line.

摘要翻译： 目的：提供半导体器件及其制造方法，以通过形成阻挡膜来防止蚀刻工艺中的掩埋位线的导电膜的暴露。 构成：在半导体装置及其制造方法中，包括在半导体（100）的上侧的侧面接触的多个柱状图案。 通过将掩模图案作为掩模蚀刻半导体衬底而形成多个柱状图案。 在柱状图形表面上形成氧化硅膜（113）。 掩埋位线（136）通过层叠位线导电（120）和阻挡膜（135a）的层压结构而形成。 第一和第二阻挡金属层（130）形成在掩埋位线的底壁和侧壁中。

公开(公告)号：KR101094372B1

公开(公告)日：2011-12-15

申请号：KR1020090059382

申请日：2009-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 신종한 ,  유철휘 ,  김성준

IPC分类号： H01L21/8242 ,  H01L21/336

CPC分类号： H01L21/76897 ,  H01L21/743 ,  H01L27/10876 ,  H01L29/4236

摘要： 본 발명은 콘택 형성에 대한 공정 마진을 확보할 수 있고, 오버레이(OVerlay)가 벗어나더라도 매립게이트와 콘택간의 단락이 형성되는 것을 방지할 수 있는 매립게이트를 구비한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명은 매립게이트 상부에 돌출부(Protrusion) 형태의 실링질화막(Sealing Nitride)을 형성함으로써 후속 콘택이 자기정렬될 수 있는 하드마스크 역할을 하게 하여 콘택 형성 공정을 마진을 증가시킬 수 있는 효과가 있다.
매립게이트, 금속게이트, 실링질화막, 자기정렬콘택, 돌출부

摘要翻译： 本发明提供了一种制造具有掩埋栅极的半导体器件的方法，该掩埋栅极能够确保用于形成接触的工艺余量并且即使OVerlay偏离也能够防止掩埋栅极和接触之间的短路 本发明的制造半导体器件的方法包括：蚀刻衬底以形成沟槽; 形成部分填充沟槽的掩埋栅极; 形成第一密封膜，所述第一密封膜具有比所述衬底的表面高的突起，同时抓住所述掩埋栅的所述顶部; 在包括第一密封膜的整个表面上形成第二密封膜; 在第二密封膜上形成层间绝缘膜; 和通过蚀刻所述层间绝缘膜和形成接触孔，和上述的，使得1之间的自对准和密封突起（突起）的（密封氮化物）膜的突起密封氮化物膜形成的本发明形成掩埋栅极顶 由此使得后续的接触可以用作能够自对准的硬掩模，由此增加了接触形成过程的余量。