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公开(公告)号：KR101909205B1
公开(公告)日：2018-10-17
申请号：KR1020120041598
申请日：2012-04-20
申请人： 삼성전자주식회사
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/785 , H01L27/0886
摘要： 반도체소자는핀형 (fin-type) 활성영역과, 게이트절연막과, 게이트절연막위에서활성영역의상면및 양측면을덮으면서활성영역과교차하여연장되는게이트라인을포함한다. 게이트라인은활성영역의상면및 양측면을균일한두께로덮도록연장되는 Al 도핑된금속함유막과, 활성영역위에서 Al 도핑된금속함유막위에연장되는갭필금속막을포함한다.
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公开(公告)号：KR101891373B1
公开(公告)日：2018-08-24
申请号：KR1020147005446
申请日：2012-08-03
申请人： 엠아이이 후지쯔 세미컨덕터 리미티드
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/823828 , H01L21/823431 , H01L21/845 , H01L29/1083 , H01L29/66795 , H01L29/785 , H01L29/7853
摘要： 반도체디바이스제조방법은반도체기판을제공하는단계를포함한다. 상기방법은또한상기반도체기판의적어도하나의영역에서반도체기판의표면에고농도로도핑된구역을형성하는단계를포함하며, 상기고농도로도핑된구역은반도체기판의도핑농도보다큰 도핑농도를갖는고농도로도핑된층을구비한다. 상기방법은또한상기반도체기판상에반도체재료의추가층을형성하는단계를포함하며, 상기추가층은실질적으로도핑되지않은층을포함한다. 상기방법은핀 구조물을갖는비에칭부분과상기추가층을통해서연장되는에칭부분을형성하기위해상기반도체기판에제1 제거공정을적용하는단계와, 이후상기핀 구조물을다른구조물로부터절연시키는단계를추가로포함한다.
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公开(公告)号：KR101879051B1
公开(公告)日：2018-07-16
申请号：KR1020160137812
申请日：2016-10-21
发明人： 펑카힝
CPC分类号： H01L27/0886 , H01L21/823431 , H01L21/823814 , H01L21/823821 , H01L21/823864 , H01L21/823878 , H01L27/0924 , H01L29/0649 , H01L29/0653 , H01L29/0847 , H01L29/1608 , H01L29/161 , H01L29/165 , H01L29/24 , H01L29/267 , H01L29/41791 , H01L29/515 , H01L29/665 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785 , H01L29/7851
摘要： 반도체디바이스는절연층, 제1 및제2 핀구조체, 게이트구조체및 소스/드레인구조체를포함한다. 절연층은기판위에배치된다. 제1 및제2 핀구조체는기판위에배치되고, 평면뷰에서제1 방향으로연장된다. 제1 및제2 핀구조체의상부부분은격리층으로부터노출된다. 게이트구조체는제1 및제2 핀구조체의부분위에배치되고, 제1 방향을교차하는제2 방향으로연장된다. 소스/드레인구조체는제1 게이트구조체에의해커버되지않은제1 및제2 핀구조체의상부부분상에형성되고, 노출된제1 및제2 핀구조체의각각의측면및 상부면을감싼다. 공동이소스/드레인구조체와격리층사이에형성된다.
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公开(公告)号：KR20180057519A
公开(公告)日：2018-05-30
申请号：KR20170148570
申请日：2017-11-09
发明人： SONG HYUN SEUNG
CPC分类号： H01L21/845 , H01L29/0649 , H01L29/41791 , H01L29/66795 , H01L29/785
摘要： 신뢰성이향상된반도체장치및 그제조방법이제공된다. 반도체장치의제조방법은, 기판상에복수의핀을형성하고, 기판상에, 각각의핀의하부를둘러싸는소자분리막을형성하고, 복수의핀 및소자분리막상에, 복수의희생게이트전극을형성하고, 복수의희생게이트전극을컨포멀하게(conformally) 덮는예비스페이서막을형성하고, 예비스페이서막상에절연막을형성하고, 절연막의제1 부분을리세스하여, 소자분리막상에복수의절연패턴을형성하고, 절연막의제2 부분을리세스하고, 예비스페이서막의제1 하부를제거하여, 복수의핀 중적어도하나의복수의리세스된상면을형성하고, 복수의핀 중적어도하나의복수의리세스된상면상에, 복수의소오스/드레인을형성하고, 복수의희생게이트전극을복수의게이트전극으로대체하는것을포함한다.
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公开(公告)号：KR20180053613A
公开(公告)日：2018-05-23
申请号：KR20180052933
申请日：2018-05-09
申请人： SONY CORP
发明人： YOSHIDA SHINICHI
IPC分类号： H01L29/78 , H01L27/146 , H01L29/423 , H01L29/66 , H01L29/786 , H04N5/3745
CPC分类号： H01L27/14612 , H01L29/42384 , H01L29/42392 , H01L29/7843 , H01L29/785 , H01L29/78696 , H04N5/3745
摘要： 본발명에의하면, 전계효과형트랜지스터의게이트전극을보다더 미세화할수 있다. 본발명의전계효과형트랜지스터는기판과, 상기기판상에형성되고, 핀영역과상기핀 영역의양단에각각형성되는소스영역과드레인영역을갖는반도체층과, 상기핀 영역의적어도 2면의일부와접하는볼록부를갖는게이트전극을구비한다.
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公开(公告)号：KR20180044794A
公开(公告)日：2018-05-03
申请号：KR20170068853
申请日：2017-06-02
IPC分类号： H01L29/423 , H01L29/10 , H01L29/66 , H01L29/78
CPC分类号： H01L29/42392 , H01L29/045 , H01L29/0673 , H01L29/0676 , H01L29/161 , H01L29/42364 , H01L29/66439 , H01L29/66795 , H01L29/7842 , H01L29/785
摘要： 전계효과트랜지스터가제공된다. 전계효과트랜지스터는, 적어도제1 나노와이어형 채널영역및 상기제1 나노와이어형 채널영역상에적층된제2 나노와이어형 채널영역을포함하는나노와이어형 채널영역스택을포함하는핀, 상기핀의양 측에배치되는소오스전극및 드레인전극, 상기제1 나노와이어형 채널영역과상기제2 나노와이어형 채널영역사이에서 SiGe를포함하고, 상기제1 나노와이어형 채널영역과마주보는상기제2 나노와이어형 채널영역의표면으로부터상기제2 나노와이어형 채널영역과마주보는상기제1 나노와이어형 채널영역의표면까지완전히연장되는유전체분리영역, 및상기나노와이어형 채널영역스택의한 쌍의측벽을따라연장되고, 게이트유전체층및 상기게이트유전체층상의금속층을포함하는게이트스택을포함하되, 상기게이트스택의상기금속층은상기제1 나노와이어형 채널영역과상기제2 나노와이어형 채널영역사이로연장되지않는것을포함한다.
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公开(公告)号：KR101850202B1
公开(公告)日：2018-04-18
申请号：KR1020160040242
申请日：2016-04-01
IPC分类号： H01L29/78 , H01L29/66 , H01L29/423
CPC分类号： H01L29/66795 , H01L29/7848 , H01L29/785
摘要： FinFET 디바이스는기판, 기판상에형성되는핀, 및핀을가로지르는게이트전극을포함한다. 게이트전극은헤드부분및 테일부분을포함하고, 테일부분은헤드부분에연결되고기판을향해연장된다. 헤드부분의폭은테일부분의폭보다크다.
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公开(公告)号：KR101847816B1
公开(公告)日：2018-04-11
申请号：KR1020160103629
申请日：2016-08-16
申请人： 삼성전자주식회사
IPC分类号： H01L29/66 , H01L21/8234 , H01L29/78
CPC分类号： H01L29/66795 , H01L21/7682 , H01L21/76897 , H01L29/41791 , H01L29/6653 , H01L29/785
摘要： 반도체장치및 이의제조방법이제공된다. 반도체장치의제조방법은, 기판상에액티브핀 구조체및 분리영역을형성하고, 상기액티브핀 구조체상에복수의에피텍셜층을형성하고, 상기액티브핀 구조체상에복수의제1 금속게이트전극을형성하되, 상기복수의제1 금속게이트전극각각과상기복수의에피텍셜층 각각은, 상기액티브핀 구조체상에, 제1 방향으로교대로배치되고, 상기복수의에피텍셜층 상에, 상기제1 방향과교차하는제2 방향으로연장되는복수의 ILD 패턴을형성하고, 상기복수의제1 금속게이트전극상에, 상기복수의제1 금속게이트전극각각을덮는복수의희생스페이서패턴을형성하고, 상기복수의 ILD 패턴을제거하여복수의희생스페이서및 복수의셀프-얼라인컨택홀을형성하되, 상기복수의셀프-얼라인컨택홀 각각은, 상기복수의 ILD 패턴아래에배치된상기에피텍셜층을노출시키고, 상기복수의셀프-얼라인컨택홀 내에, 복수의소오스/드레인전극을형성하고, 상기복수의희생스페이서를복수의에어스페이서로대체하는것을포함한다.
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公开(公告)号：KR1020180018642A
公开(公告)日：2018-02-21
申请号：KR1020180016788
申请日：2018-02-12
发明人： 시에치헝
IPC分类号： H01L29/78 , H01L29/417 , H01L29/66 , H01L29/06
CPC分类号： H01L21/28123 , H01L21/32133 , H01L21/32139 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L27/0886 , H01L29/0653 , H01L29/4238 , H01L29/66545 , H01L29/785 , H01L29/7831 , H01L29/0649 , H01L29/41791 , H01L29/66795 , H01L29/7846 , H01L29/7855 , H01L2924/13067
摘要： 반도체디바이스는, 각각제1 및제2 채널영역을포함하는제1 및제2 FET을포함한다. 제1 및제2 FET은각각제1 및제2 게이트구조물을포함한다. 제1 및제2 게이트구조물은, 제1 및제2 채널영역위에형성된제1 및제2 게이트유전체층, 및제1 및제2 게이트유전체층 위에형성된제1 및제2 게이트유전체층을포함한다. 제1 및제2 게이트구조물은제1 방향을따라정렬된다. 제1 게이트구조물및 제2 게이트구조물은절연재료로제조된분리플러그에의해분리된다. 제1 게이트전극층은분리플러그의측벽과접촉한다.
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公开(公告)号：KR20180018500A
公开(公告)日：2018-02-21
申请号：KR20177033050
申请日：2015-06-19
IPC分类号： H01L29/78 , H01L21/8238 , H01L29/165 , H01L29/423 , H01L29/66 , H01L29/775 , H01L29/786
CPC分类号： H01L29/7848 , H01L29/165 , H01L29/42392 , H01L29/66795 , H01L29/775 , H01L29/785 , H01L29/78696
摘要： 에피택셜적으로성장된 S/D 영역들과채널영역사이에하나이상의탄소계계면층을갖는 p-MOS 트랜지스터들을형성하는기법들이개시되어있다. 일부경우들에서, 탄소계계면층(들)은 20% 탄소보다큰 탄소함유량및 0.5-8nm의두께를갖는단일층을포함할수 있다. 일부경우들에서, 탄소계계면층(들)은 5%보다작은탄소함유량및 2-10nm의두께를갖는단일층을포함할수 있다. 그러한일부경우들에서, 단일층은붕소-도핑된실리콘(Si:B) 또는붕소-도핑된실리콘게르마늄(SiGe:B)을포함할수도있다. 일부경우들에서, 하나이상의추가계면층이탄소계계면층(들)상에퇴적될수 있으며, 여기서추가계면층(들)은 Si:B 및/또는 SiGe:B를포함한다. 이기법들은단채널효과를개선하고결과트랜지스터의유효게이트길이를개선하는데 이용될수 있다.
摘要翻译： 公开了用于在外延生长的S / D区和沟道区之间形成具有至少一个碳基界面层的p-MOS晶体管的技术。 在一些情况下，碳基界面层可以包括碳含量大于20％的碳和0.5-8nm的厚度的单层。 在一些情况下，碳基界面层可以包含具有小于5％的碳含量和2-10nm的厚度的单层。 在一些这样的情况下，单层可以包括硼掺杂硅（Si：B）或硼掺杂硅锗（SiGe：B）。 在一些情况下，一个或多个另外的界面层可以沉积在基于碳的界面层上，其中另外的界面层包括Si：B和/或SiGe：B。 这些布线可用于改善短沟道效应并改善所得晶体管的有效栅极长度。
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