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公开(公告)号：TW201743328A
公开(公告)日：2017-12-16
申请号：TW106118270
申请日：2017-06-02
Applicant: 蘇爾格有限公司 , SURECORE LIMITED
Inventor： 寇席曼恩斯 史迪范恩 , COSEMANS, STEFAN , 盧思黎爾 布藍曼 , ROOSELEER, BRAM
CPC classification number: G11C11/419 , G11C5/145 , G11C7/12 , G11C7/18 , G11C8/10 , G11C8/12 , G11C11/418 , G11C2207/005
Abstract: 本案係提出有一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正或是負電壓。
Abstract in simplified Chinese: 本案系提出有一种用于存取复数个记忆胞中的一记忆胞之方法，该复数个记忆胞是一内存单元的部分，该些记忆胞系被分组成为复数个记忆胞群组，其中每一个记忆胞群组系和一或多个局部比特线相关联，其中该一或多个局部比特线的每一个系在操作上经由包括一PMOS晶体管的一通闸来连接至一对应的全域比特线。该方法系包括借由减小被施加至该对应的PMOS晶体管的一闸极的一闸极电压至足以容许该PMOS晶体管导通的一值，来连接该一或多个局部比特线的每一个至该对应的全域比特线，其中足以容许该PMOS晶体管导通的该闸极电压的该值是一正或是负电压。
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公开(公告)号：TW201742068A
公开(公告)日：2017-12-01
申请号：TW106108062
申请日：2017-03-10
Applicant: 美光科技公司 , MICRON TECHNOLOGY, INC.
Inventor： 費肯薩爾 李察 E , FACKENTHAL, RICHARD E.
CPC classification number: G11C11/2273 , G11C11/221 , G11C11/2257 , G11C11/2293
Abstract: 一種具有諸如鐵電記憶體單元(混合式RAM (HRAM)單元)等記憶體單元之複數個區段之記憶體裝置可提供對該記憶體裝置之獨立區段內之記憶體單元之同時存取。可啟動一第一記憶體單元，且可判定一第二記憶體單元獨立於該第一記憶體單元。若該第二記憶體單元獨立於該第一記憶體單元，則該第二記憶體單元可在該第一記憶體單元處之操作結束之前被啟動。記憶體區段處之鎖存硬體可鎖存該等記憶體區段處之位址以便允許將一新位址提供至一不同區段以存取該第二記憶體單元。
Abstract in simplified Chinese: 一种具有诸如铁电内存单元(混合式RAM (HRAM)单元)等内存单元之复数个区段之内存设备可提供对该内存设备之独立区段内之内存单元之同时存取。可启动一第一内存单元，且可判定一第二内存单元独立于该第一内存单元。若该第二内存单元独立于该第一内存单元，则该第二内存单元可在该第一内存单元处之操作结束之前被启动。内存区段处之锁存硬件可锁存该等内存区段处之位址以便允许将一新位址提供至一不同区段以存取该第二内存单元。
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公开(公告)号：TW201612908A
公开(公告)日：2016-04-01
申请号：TW104121379
申请日：2015-07-01
Applicant: 桑迪士克科技公司 , SANDISK TECHNOLOGIES INC.
Inventor： 胡辛迪 , HU, XINDE , 葛羅貝特斯 索吉 安那托里維屈 , GOROBETS, SERGEY ANATOLIEVICH , 迪阿布瑞尤 曼紐爾 安東尼歐 , D'ABREU, MANUEL ANTONIO
CPC classification number: G11C13/0069 , G11C7/1006 , G11C7/1078 , G11C7/1087 , G11C8/16 , G11C11/005 , G11C13/0002 , G11C16/10 , G11C2213/71 , H01L27/115
Abstract: 本發明揭示一種資料儲存裝置，其包含一記憶體晶粒，其中該記憶體晶粒包含一NAND快閃記憶體及一電阻式隨機存取記憶體(ReRAM)。該記憶體晶粒亦包含經耦合至該ReRAM及該NAND快閃記憶體之一介面。該介面經組態以支援該NAND快閃記憶體與該ReRAM之間的晶片上資料複製。
Abstract in simplified Chinese: 本发明揭示一种数据存储设备，其包含一内存晶粒，其中该内存晶粒包含一NAND闪存及一电阻式随机存取内存(ReRAM)。该内存晶粒亦包含经耦合至该ReRAM及该NAND闪存之一界面。该界面经组态以支持该NAND闪存与该ReRAM之间的芯片上数据复制。
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公开(公告)号：TWI489486B
公开(公告)日：2015-06-21
申请号：TW099133099
申请日：2010-09-29
Applicant: 美光科技公司 , MICRON TECHNOLOGY, INC.
Inventor： 傑德羅 喬瑟夫M , JEDDELOH, JOSEPH M.
IPC: G11C8/16
CPC classification number: G06F11/08 , G06F3/0616 , G06F3/064 , G06F3/0688 , G06F11/1028 , G06F11/108
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公开(公告)号：TW201519237A
公开(公告)日：2015-05-16
申请号：TW103127677
申请日：2014-08-12
Applicant: 美光科技公司 , MICRON TECHNOLOGY, INC.
Inventor： 布萊瑟 馬修A , PRATHER, MATTHEW A.
CPC classification number: G06F3/0685 , G06F3/061 , G06F3/0658 , G06F12/0246 , G06F13/1668 , G06F2212/205
Abstract: 本發明描述用於組態用於混合記憶體模組之記憶體之輸入/輸出(I/O)之裝置、混合記憶體模組、記憶體及方法。一實例性裝置包含一非揮發性記憶體、耦合至該非揮發性記憶體之一控制電路、及耦合至該控制電路之一揮發性記憶體。該揮發性記憶體經組態以使I/O之一第一子集能夠與一匯流排通信且使I/O之一第二子集能夠與該控制電路通信，其中該控制電路經組態以在該揮發性記憶體與該非揮發性記憶體之間傳送資訊。
Abstract in simplified Chinese: 本发明描述用于组态用于混合内存模块之内存之输入/输出(I/O)之设备、混合内存模块、内存及方法。一实例性设备包含一非挥发性内存、耦合至该非挥发性内存之一控制电路、及耦合至该控制电路之一挥发性内存。该挥发性内存经组态以使I/O之一第一子集能够与一总线通信且使I/O之一第二子集能够与该控制电路通信，其中该控制电路经组态以在该挥发性内存与该非挥发性内存之间发送信息。
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Patent Agency Ranking
公开(公告)号：TW201421488A
公开(公告)日：2014-06-01
申请号：TW101144590
申请日：2012-11-28
Applicant: 華邦電子股份有限公司 , WINBOND ELECTRONICS CORP.
Inventor： 梁志瑋 , LIANG, CHIH WEI
Abstract: 一種列解碼電路，包括多個列解碼區塊。各個列解碼區塊分別包括多個列解碼器。這些列解碼器分別接收預充電信號，且各個列解碼器包括反相器、選擇電晶體以及至少一個開關電晶體。反相器接收對應的預充電信號，並輸出第一控制信號。選擇電晶體的第一源/汲極耦接系統高電壓，其閘極接收第一控制信號，且其第二源/汲極輸出對應的列選擇信號至記憶體裝置的記憶體陣列。這些開關電晶體相互串聯耦接於選擇電晶體的第二源/汲極與對應的第一參考信號之間。其中，當選擇電晶體受控於第一控制信號而導通時，設定第一參考信號為高電壓位準。
Abstract in simplified Chinese: 一种列译码电路，包括多个列译码区块。各个列译码区块分别包括多个列译码器。这些列译码器分别接收预充电信号，且各个列译码器包括反相器、选择晶体管以及至少一个开关晶体管。反相器接收对应的预充电信号，并输出第一控制信号。选择晶体管的第一源/汲极耦接系统高电压，其闸极接收第一控制信号，且其第二源/汲极输出对应的列选择信号至内存设备的内存数组。这些开关晶体管相互串联耦接于选择晶体管的第二源/汲极与对应的第一参考信号之间。其中，当选择晶体管受控于第一控制信号而导通时，设置第一参考信号为高电压位准。
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公开(公告)号：TWI408697B
公开(公告)日：2013-09-11
申请号：TW098126307
申请日：2009-08-05
Applicant: 鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
Inventor： 夏濬 , SHIAH, CHUN , 劉士暉 , LIU, SHI HUEI
CPC classification number: G11C29/84
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公开(公告)号：TWI700706B
公开(公告)日：2020-08-01
申请号：TW106110324
申请日：2017-03-28
Inventor： 許 國原 , HSU, KUOYUAN (PETER)
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公开(公告)号：TW202022864A
公开(公告)日：2020-06-16
申请号：TW108128043
申请日：2019-08-07
Applicant: 旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
Inventor： 羅思覺 , LO, SU-CHUEH , 陳耕暉 , CHEN, KEN-HUI , 張坤龍 , CHANG, KUEN-LONG , 謝明志 , HSIEH, MING-CHIH
Abstract: 記憶體電路的資料接收級電路接收串列輸入信號及晶片致能信號。記憶體電路的資料寫入電路依據串列輸入信號以產生命令信號以及資料信號的至少其中之一。記憶體電路的電源電路產生操作電壓，以提供記憶胞陣列執行資料存取動作。記憶體電路的資料輸出級電路輸出讀出資料。記憶體電路的控制器依據晶片致能信號的變化，以執行記憶體電路的操作狀態的切換動作。控制器並依據操作狀態，以決定資料接收級電路、資料寫入電路、電源電路以及資料輸出級電路的禁能或致能狀態。
Abstract in simplified Chinese: 内存电路的数据接收级电路接收串行输入信号及芯片致能信号。内存电路的数据写入电路依据串行输入信号以产生命令信号以及数据信号的至少其中之一。内存电路的电源电路产生操作电压，以提供记忆胞数组运行数据存取动作。内存电路的数据输出级电路输出读出数据。内存电路的控制器依据芯片致能信号的变化，以运行内存电路的操作状态的切换动作。控制器并依据操作状态，以决定数据接收级电路、数据写入电路、电源电路以及数据输出级电路的禁能或致能状态。
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公开(公告)号：TW202008562A
公开(公告)日：2020-02-16
申请号：TW108123946
申请日：2019-07-08
Applicant: 美商格芯(美國)集成電路科技有限公司 , GLOBALFOUNDRIES US INC.
Inventor： 賓維傑亞拉梵 凡卡崔漢文 , BRINGIVIJAYARAGHAVAN, VENKATRAGHAVAN , 帕特拉赫提 艾斯瓦拉瑞歐 , POTLADHURTHI, ESWARARAO , 布拉瑟拉斯 喬治M , BRACERAS, GEORGE M.
IPC: H01L27/11 , G11C11/419 , G11C11/56 , G11C8/16 , H03K3/02
Abstract: 揭露一種具有記憶體陣列和至少一個正電壓升壓電路的晶片，其在寫入運作期間提供正電壓升壓脈衝至該陣列的該記憶體胞元的上拉電晶體的源極，以將資料數值儲存至那些記憶體胞元中，並且，更特定言之，在該寫入運作期間與字元線去致動實質同時提供正電壓升壓脈衝，以確保儲存該資料。可使用不同的正電壓升壓電路將這種脈衝施加至不同的數行，以最小化電能消耗。也揭露一種採用正電壓升壓電路的記憶體陣列運作方法和晶片製造方法，其中，實施後製造測試以識別具有受益於正電壓升壓脈衝的記憶體陣列的晶片，以及正電壓升壓電路是附接至那些識別的晶片並且運作地連接至該記憶體陣列。
Abstract in simplified Chinese: 揭露一种具有内存数组和至少一个正电压升压电路的芯片，其在写入运作期间提供正电压升压脉冲至该数组的该内存胞元的上拉晶体管的源极，以将数据数值存储至那些内存胞元中，并且，更特定言之，在该写入运作期间与字符线去致动实质同时提供正电压升压脉冲，以确保存储该数据。可使用不同的正电压升压电路将这种脉冲施加至不同的数行，以最小化电能消耗。也揭露一种采用正电压升压电路的内存数组运作方法和芯片制造方法，其中，实施后制造测试以识别具有受益于正电压升压脉冲的内存数组的芯片，以及正电压升压电路是附接至那些识别的芯片并且运作地连接至该内存数组。
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