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    電阻變化型記憶裝置及其驅動方法
    2.
    发明专利
    電阻變化型記憶裝置及其驅動方法 审中-公开
    电阻变化型记忆设备及其驱动方法

    公开(公告)号：TW201802803A

    公开(公告)日：2018-01-16

    申请号：TW106104040

    申请日：2017-02-08

    申请人： 東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 新屋敷悠介 ,  ARAYASHIKI, YUSUKE ,  杉前紀久子 ,  SUGIMAE, KIKUKO ,  市原玲華 ,  ICHIHARA, REIKA

    IPC分类号： G11C11/00 ,  G11C13/00 ,  H01L45/00

    CPC分类号： G11C13/004 ,  G11C13/0011 ,  G11C13/0064 ,  G11C13/0069 ,  G11C13/0097 ,  G11C2013/0092 ,  G11C2213/33 ,  G11C2213/34 ,  G11C2213/71 ,  H01L27/249 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/146

    摘要： 實施形態之電阻變化型記憶裝置具備：第1配線層、第2配線層、電阻變化構件及控制電路。上述第1配線層具有於第1方向延伸且沿著相對於上述第1方向交叉之第2方向排列之複數條第1配線。上述第2配線層具有於上述第2方向延伸且沿著上述第1方向排列之複數條第2配線。上述第2配線層相對於上述第1配線層，配置於相對於上述第1方向及上述第2方向兩者正交之第3方向。上述電阻變化構件連接於各上述第1配線與各上述第2配線之間。上述控制電路係於將上述電阻變化構件之電阻狀態自第1狀態切換為第2狀態時，向1條上述第1配線與上述複數條第2配線之間施加第1時間之第1電壓，且於施加上述第1電壓後，當與上述1條第1配線連接之複數個上述電阻變化構件中之1個以上之上述電阻變化構件之電阻狀態為第1狀態時，向上述1條第1配線與上述複數條第2配線之間施加第2時間之第2電壓，上述第2時間較上述第1時間長，上述第2電壓為與上述第1電壓相同極性且低於上述第1電壓。

    简体摘要： 实施形态之电阻变化型记忆设备具备：第1配线层、第2配线层、电阻变化构件及控制电路。上述第1配线层具有于第1方向延伸且沿着相对于上述第1方向交叉之第2方向排列之复数条第1配线。上述第2配线层具有于上述第2方向延伸且沿着上述第1方向排列之复数条第2配线。上述第2配线层相对于上述第1配线层，配置于相对于上述第1方向及上述第2方向两者正交之第3方向。上述电阻变化构件连接于各上述第1配线与各上述第2配线之间。上述控制电路系于将上述电阻变化构件之电阻状态自第1状态切换为第2状态时，向1条上述第1配线与上述复数条第2配线之间施加第1时间之第1电压，且于施加上述第1电压后，当与上述1条第1配线连接之复数个上述电阻变化构件中之1个以上之上述电阻变化构件之电阻状态为第1状态时，向上述1条第1配线与上述复数条第2配线之间施加第2时间之第2电压，上述第2时间较上述第1时间长，上述第2电压为与上述第1电压相同极性且低于上述第1电压。

    使用背面金屬層的高密度記憶體架構
    6.
    发明专利
    使用背面金屬層的高密度記憶體架構 审中-公开
    使用背面金属层的高密度内存架构

    公开(公告)号：TW201711037A

    公开(公告)日：2017-03-16

    申请号：TW105112848

    申请日：2016-04-25

    申请人： 英特爾股份有限公司 ,  INTEL CORPORATION

    发明人： 王奕 ,  WANG, YIH ,  摩洛 派翠克 ,  MORROW, PATRICK

    IPC分类号： G11C13/00

    CPC分类号： H01L27/228 ,  G11C11/161 ,  G11C13/0002 ,  G11C2213/71 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233

    摘要： 本發明揭露了一種具有基材的背面上形成的金屬化層之微電子記憶體，其中背面上的該等金屬化層可被用於形成源極線及字線。此種組態可導致位元單元面積的減少、較高的記憶體陣列密度、以及較低的源極線及字線電阻。此外，此種組態亦可提供將邏輯及記憶體電路的互連性能獨立地最佳化之彈性。

    简体摘要： 本发明揭露了一种具有基材的背面上形成的金属化层之微电子内存，其中背面上的该等金属化层可被用于形成源极线及字线。此种组态可导致比特单元面积的减少、较高的内存数组密度、以及较低的源极线及字线电阻。此外，此种组态亦可提供将逻辑及内存电路的互连性能独立地最优化之弹性。

    半導體記憶裝置
    7.
    发明专利
    半導體記憶裝置 审中-公开
    半导体记忆设备

    公开(公告)号：TW201709206A

    公开(公告)日：2017-03-01

    申请号：TW105105280

    申请日：2016-02-23

    申请人： 東芝股份有限公司 ,  KABUSHIKI KAISHA TOSHIBA

    发明人： 佐佐木貴彦 ,  SASAKI, TAKAHIKO

    IPC分类号： G11C13/00

    CPC分类号： G11C13/0069 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2213/71 ,  G11C2213/78 ,  G11C2213/79

    摘要： 本發明揭示一種半導體記憶裝置，其包含：一記憶胞陣列，其具有第一導線、一第二導線、及連接至該等第一導線及該第二導線之記憶胞；及一控制電路，其可將寫入電壓施加至該第二導線。連接至該選定第二導線及一選定第一導線之該等記憶胞之一者係一選定記憶胞。連接至該選定第二導線及一未選定第一導線之該等記憶胞之一者係一半選定記憶胞。當將資料寫入至該選定記憶胞中時，該控制電路自該等寫入電壓選擇一寫入電壓且將該寫入電壓施加至連接至該選定第二導線之一第三導線。當將連接至該選定第二導線之該等記憶胞之各者設定為半選定記憶胞時，該控制電路基於流動通過該第二導線之一第一電流而選擇該寫入電壓。

    简体摘要： 本发明揭示一种半导体记忆设备，其包含：一记忆胞数组，其具有第一导线、一第二导线、及连接至该等第一导线及该第二导线之记忆胞；及一控制电路，其可将写入电压施加至该第二导线。连接至该选定第二导线及一选定第一导线之该等记忆胞之一者系一选定记忆胞。连接至该选定第二导线及一未选定第一导线之该等记忆胞之一者系一半选定记忆胞。当将数据写入至该选定记忆胞中时，该控制电路自该等写入电压选择一写入电压且将该写入电压施加至连接至该选定第二导线之一第三导线。当将连接至该选定第二导线之该等记忆胞之各者设置为半选定记忆胞时，该控制电路基于流动通过该第二导线之一第一电流而选择该写入电压。

    非揮發性半導體記憶裝置
    10.
    发明专利
    非揮發性半導體記憶裝置 审中-公开
    非挥发性半导体记忆设备

    公开(公告)号：TW201633310A

    公开(公告)日：2016-09-16

    申请号：TW104132720

    申请日：2015-10-05

    申请人： 東芝股份有限公司 ,  KABUSHIKI KAISHA TOSHIBA

    发明人： 田中利治 ,  TANAKA, TOSHIHARU

    IPC分类号： G11C13/00

    CPC分类号： G11C13/0021 ,  G11C13/003 ,  G11C2213/71 ,  G11C2213/77 ,  G11C2213/78 ,  G11C2213/79 ,  H01L27/249

    摘要： 本發明之非揮發性半導體記憶裝置包含：記憶體層，其包含記憶體單元陣列；電晶體層，其配置於記憶體層之上方或下方且包含控制記憶體單元陣列之控制電路中包含之電晶體；及配線層，其連接記憶體層與電晶體層。記憶體單元陣列包含：複數條選擇閘極線，其等連接於朝第3方向排列之複數個選擇電晶體之閘極。 配線層包含：第1連接配線，其連接於複數條選擇閘極線中之第1選擇閘極線且朝第3方向延伸；及第2連接配線，其連接於與第1選擇閘極線於第2方向相鄰之第2選擇閘極線。該第2連接配線至少包含：第1部分，其係朝第3方向延伸；及第2部分，其係自第1部分朝第1連接配線之下層延伸。

    简体摘要： 本发明之非挥发性半导体记忆设备包含：内存层，其包含内存单元数组；晶体管层，其配置于内存层之上方或下方且包含控制内存单元数组之控制电路中包含之晶体管；及配线层，其连接内存层与晶体管层。内存单元数组包含：复数条选择闸极线，其等连接于朝第3方向排列之复数个选择晶体管之闸极。 配线层包含：第1连接配线，其连接于复数条选择闸极线中之第1选择闸极线且朝第3方向延伸；及第2连接配线，其连接于与第1选择闸极线于第2方向相邻之第2选择闸极线。该第2连接配线至少包含：第1部分，其系朝第3方向延伸；及第2部分，其系自第1部分朝第1连接配线之下层延伸。