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公开(公告)号：TWI559384B
公开(公告)日：2016-11-21
申请号：TW104138569
申请日：2015-11-20
Inventor： 廖振良 , LIAO, CHENLIANG , 梁嘉堯 , LIANG, CHIAYAO , 陳瑞龍 , CHEN, JUILONG , 林生元 , LIN, SHENGYUAN , 黃以理 , HUANG, YILII , 李國熙 , LEE, KUOHSI , 陳柏安 , CHEN, POAN
IPC: H01L21/283 , H01L29/41
CPC classification number: H01L21/76834 , H01L21/283 , H01L21/28518 , H01L21/32053 , H01L21/823437 , H01L21/823481 , H01L29/0649 , H01L29/42364 , H01L29/4933
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公开(公告)号：TWI478305B
公开(公告)日：2015-03-21
申请号：TW098110610
申请日：2009-03-31
Inventor： 陳明發 , CHEN, MING FA , 林生元 , LIN, SHENG YUAN
IPC: H01L23/52 , H01L21/768
CPC classification number: H01L21/76898 , H01L23/481 , H01L2924/0002 , H01L2924/00
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Patent Agency Ranking
公开(公告)号：TWI640051B
公开(公告)日：2018-11-01
申请号：TW105113805
申请日：2016-05-04
Inventor： 魏 瑩璐 , WEI, YING-LU , 雷 鳴 , LEI, MING , 林生元 , LIN, SHENG-YUAN , 黃泰維 , HUANG, TAI-WEI , 陳曉葳 , CHEN, HSIAO-WEI
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公开(公告)号：TW515072B
公开(公告)日：2002-12-21
申请号：TW088112656
申请日：1999-07-27
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明係揭露一種防止防止基板背面金屬污染問題的方法，在基板上形成各式半導體元件或線路時，不可避免會在基板背面同時形成各式導電性或絕緣材質之薄膜，當基板上形成金屬插塞時，基板背面部分亦會形成金屬沈積，若金屬與基板背面先前製程中所形成之多晶矽層作直接接觸，此時，製程中金屬係作為蝕刻多晶矽層及氧化矽層之硬式罩幕，因此，本發明於製作金屬插塞之前，先形成一氧化矽薄層於基板背面之多晶矽層之上，避免金屬與多晶矽層直接接觸，因此解決習知技術所造成之問題。
Abstract in simplified Chinese: 本发明系揭露一种防止防止基板背面金属污染问题的方法，在基板上形成各式半导体组件或线路时，不可避免会在基板背面同时形成各式导电性或绝缘材质之薄膜，当基板上形成金属插塞时，基板背面部分亦会形成金属沉积，若金属与基板背面先前制程中所形成之多晶硅层作直接接触，此时，制程中金属系作为蚀刻多晶硅层及氧化硅层之硬式罩幕，因此，本发明于制作金属插塞之前，先形成一氧化硅薄层于基板背面之多晶硅层之上，避免金属与多晶硅层直接接触，因此解决习知技术所造成之问题。
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公开(公告)号：TW201740478A
公开(公告)日：2017-11-16
申请号：TW105113805
申请日：2016-05-04
Inventor： 魏 瑩璐 , WEI, YING-LU , 雷 鳴 , LEI, MING , 林生元 , LIN, SHENG-YUAN , 黃泰維 , HUANG, TAI-WEI , 陳曉葳 , CHEN, HSIAO-WEI
Abstract: 一種半導體製程，包括：對第一晶圓進行第一製程步驟；在完成所述第一製程步驟後，依據所述第一晶圓的實際表面形貌資訊獲取第一不可校正誤差資訊；以及，依據所述第一不可校正誤差資訊來調整所述第一製程步驟的製程參數。本揭露更提出適用此半導體製程的製程設備與控制裝置。
Abstract in simplified Chinese: 一种半导体制程，包括：对第一晶圆进行第一制程步骤；在完成所述第一制程步骤后，依据所述第一晶圆的实际表面形貌信息获取第一不可校正误差信息；以及，依据所述第一不可校正误差信息来调整所述第一制程步骤的制程参数。本揭露更提出适用此半导体制程的制程设备与控制设备。
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公开(公告)号：TW201703126A
公开(公告)日：2017-01-16
申请号：TW104138569
申请日：2015-11-20
Inventor： 廖振良 , LIAO, CHENLIANG , 梁嘉堯 , LIANG, CHIAYAO , 陳瑞龍 , CHEN, JUILONG , 林生元 , LIN, SHENGYUAN , 黃以理 , HUANG, YILII , 李國熙 , LEE, KUOHSI , 陳柏安 , CHEN, POAN
IPC: H01L21/283 , H01L29/41
CPC classification number: H01L21/76834 , H01L21/283 , H01L21/28518 , H01L21/32053 , H01L21/823437 , H01L21/823481 , H01L29/0649 , H01L29/42364 , H01L29/4933
Abstract: 半導體結構包括絕緣結構、閘極堆疊、間隔層及圖案化阻隔保護氧化物。絕緣結構形成在半導體基板中，且絕緣結構使半導體基板之多個裝置區域電性絕緣。閘極堆疊設置在絕緣結構上。間隔層沿絕緣結構上的閘極堆疊之側壁形成。圖案化阻隔保護氧化物設置在絕緣結構上並覆蓋間隔層之側壁，使間隔層夾置在圖案化阻隔保護氧化物與閘極堆疊之間。
Abstract in simplified Chinese: 半导体结构包括绝缘结构、闸极堆栈、间隔层及图案化阻隔保护氧化物。绝缘结构形成在半导体基板中，且绝缘结构使半导体基板之多个设备区域电性绝缘。闸极堆栈设置在绝缘结构上。间隔层沿绝缘结构上的闸极堆栈之侧壁形成。图案化阻隔保护氧化物设置在绝缘结构上并覆盖间隔层之侧壁，使间隔层夹置在图案化阻隔保护氧化物与闸极堆栈之间。
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公开(公告)号：TW201023324A
公开(公告)日：2010-06-16
申请号：TW098110610
申请日：2009-03-31
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
CPC classification number: H01L21/76898 , H01L23/481 , H01L2924/0002 , H01L2924/00
Abstract: 本發明揭示一種積體電路結構,其包括:一半導體基底以及位於半導體基底上方的一內連線結構。一實心金屬環,形成於內連線結構內,其中實心金屬環內未形成主動電路。此積體電路結構更包括一矽通孔電極,其具有被實心金屬環所圍繞的一部分。矽通孔電極穿過內連線結構而延伸至半導體基底內。
Abstract in simplified Chinese: 本发明揭示一种集成电路结构,其包括:一半导体基底以及位于半导体基底上方的一内连接结构。一实心金属环,形成于内连接结构内,其中实心金属环内未形成主动电路。此集成电路结构更包括一硅通孔电极,其具有被实心金属环所围绕的一部分。硅通孔电极穿过内连接结构而延伸至半导体基底内。
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