公开(公告)号：TW201841345A

公开(公告)日：2018-11-16

申请号：TW106122168

申请日：2017-07-03

Applicant: 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L27/115

Abstract: 本發明之目的在於提高半導體裝置之製造良率。 本發明係形成虛設控制閘極電極DG及記憶體閘極電極MG，以覆蓋該等之方式形成層間絕緣膜IL1後，研磨層間絕緣膜IL1而使虛設控制閘極電極DG及記憶體閘極電極MG露出。其後，藉由蝕刻而去除虛設控制閘極電極DG後，於作為經去除虛設控制閘極電極DG之區域的槽內，形成控制閘極電極。虛設控制閘極電極DG由無摻雜或n型矽膜構成，記憶體閘極電極MG由p型矽膜構成。於去除虛設控制閘極電極DG之步驟中，於虛設控制閘極電極DG與記憶體閘極電極MG露出之狀態下，以記憶體閘極電極MG比虛設控制閘極電極DG更不易蝕刻之條件進行蝕刻，而去除虛設控制閘極電極DG。

Abstract in simplified Chinese: 本发明之目的在于提高半导体设备之制造良率。 本发明系形成虚设控制闸极电极DG及内存闸极电极MG，以覆盖该等之方式形成层间绝缘膜IL1后，研磨层间绝缘膜IL1而使虚设控制闸极电极DG及内存闸极电极MG露出。其后，借由蚀刻而去除虚设控制闸极电极DG后，于作为经去除虚设控制闸极电极DG之区域的槽内，形成控制闸极电极。虚设控制闸极电极DG由无掺杂或n型硅膜构成，内存闸极电极MG由p型硅膜构成。于去除虚设控制闸极电极DG之步骤中，于虚设控制闸极电极DG与内存闸极电极MG露出之状态下，以内存闸极电极MG比虚设控制闸极电极DG更不易蚀刻之条件进行蚀刻，而去除虚设控制闸极电极DG。

公开(公告)号：TW201707150A

公开(公告)日：2017-02-16

申请号：TW105104607

申请日：2016-02-17

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/66833 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/6653

Abstract: 本發明的課題是使具有分離閘型的MONOS記憶體的半導體裝置的可靠度提升。 其解決手段為：形成覆蓋控制閘極電極(CG)的ONO膜(ON1)及虛擬記憶閘極電極(DMG)之後，隔著虛擬記憶閘極電極(DMG)形成源極領域側的擴散領域(DF1)。接著，除去虛擬記憶閘極電極(DMG)之後，形成閘極長比虛擬記憶閘極電極(DMG)更小的記憶閘極電極，之後，形成源極領域側的延長領域。

Abstract in simplified Chinese: 本发明的课题是使具有分离闸型的MONOS内存的半导体设备的可靠度提升。 其解决手段为：形成覆盖控制闸极电极(CG)的ONO膜(ON1)及虚拟记忆闸极电极(DMG)之后，隔着虚拟记忆闸极电极(DMG)形成源极领域侧的扩散领域(DF1)。接着，除去虚拟记忆闸极电极(DMG)之后，形成闸极长比虚拟记忆闸极电极(DMG)更小的记忆闸极电极，之后，形成源极领域侧的延长领域。

公开(公告)号：TW201703123A

公开(公告)日：2017-01-16

申请号：TW105103189

申请日：2016-02-01

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI ,  篠原正昭 ,  SHINOHARA, MASAAKI

IPC: H01L21/28 ,  H01L27/115 ,  H01L29/66 ,  H01L29/792 ,  H01L29/423

CPC classification number: H01L21/28282 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本發明之目的在於提高半導體裝置之性能。 於半導體裝置之製造方法中，於控制閘極電極CG1之表面，依序形成絕緣膜16、導電膜17、含有矽之絕緣膜18、及包含矽之膜19。其次，藉由回蝕膜19，於控制閘極電極CG1之側面，介隔絕緣膜16、導電膜17及絕緣膜18將膜19殘留而形成間隔件SP11。其次，藉由回蝕導電膜17，形成包含間隔件SP11與控制閘極電極CG1之間、及間隔件SP11與半導體基板11之間之導電膜17之記憶體閘極電極MG1。

Abstract in simplified Chinese: 本发明之目的在于提高半导体设备之性能。 于半导体设备之制造方法中，于控制闸极电极CG1之表面，依序形成绝缘膜16、导电膜17、含有硅之绝缘膜18、及包含硅之膜19。其次，借由回蚀膜19，于控制闸极电极CG1之侧面，介隔绝缘膜16、导电膜17及绝缘膜18将膜19残留而形成间隔件SP11。其次，借由回蚀导电膜17，形成包含间隔件SP11与控制闸极电极CG1之间、及间隔件SP11与半导体基板11之间之导电膜17之内存闸极电极MG1。

公开(公告)号：TW201740542A

公开(公告)日：2017-11-16

申请号：TW105141783

申请日：2016-12-16

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/336 ,  H01L21/76

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0653 ,  H01L29/66795 ,  H01L29/66833 ,  H01L29/7851

Abstract: 本發明之課題在於提高半導體裝置之性能，其如下述般解決上述課題： 本發明之半導體裝置包含：半導體基板1，其具有主面1a；元件分離膜STM，其形成於主面1a上；及鰭片FA，其自元件分離膜STM突出，在平面觀察下在第1方向延伸。其進而具有：控制閘極電極CG，其介隔以閘極絕緣膜GIt沿鰭片FA之表面在與第1方向為正交之第2方向延伸，且與元件分離膜STM之主面STMc重疊；及記憶體閘極電極MG，其介隔以絕緣膜IF2沿鰭片FA之表面在第2方向延伸，且與元件分離膜STM之主面STMm重疊；並且以主面1a為基準，主面STMm較主面STMc低。

Abstract in simplified Chinese: 本发明之课题在于提高半导体设备之性能，其如下述般解决上述课题： 本发明之半导体设备包含：半导体基板1，其具有主面1a；组件分离膜STM，其形成于主面1a上；及鳍片FA，其自组件分离膜STM突出，在平面观察下在第1方向延伸。其进而具有：控制闸极电极CG，其介隔以闸极绝缘膜GIt沿鳍片FA之表面在与第1方向为正交之第2方向延伸，且与组件分离膜STM之主面STMc重叠；及内存闸极电极MG，其介隔以绝缘膜IF2沿鳍片FA之表面在第2方向延伸，且与组件分离膜STM之主面STMm重叠；并且以主面1a为基准，主面STMm较主面STMc低。

公开(公告)号：TW201622110A

公开(公告)日：2016-06-16

申请号：TW104126994

申请日：2015-08-19

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L27/115 ,  H01L29/66 ,  H01L29/792 ,  H01L21/28

CPC classification number: H01L27/1157 ,  H01L21/28282 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本發明的課題是在於使含記憶格的半導體裝置的性能提升，該記憶格是具有控制閘電極、及對於控制閘電極隔著電荷積蓄層來形成的記憶閘電極。 其解決手段是藉由所謂的後閘極製程(gate-last process)來形成：構成記憶格(MC)的控制閘電極(CG)、及構成記憶閘電極(MG)的一部分的金屬膜(BM)，藉此利用接觸於ONO膜(ON)的p型半導體膜的矽膜(PS2)及金屬膜(BM)來構成記憶閘電極(MG)。並且，在構成記憶閘電極(MG)的矽膜(PS2)及金屬膜(BM)的雙方連接接觸插塞。

Abstract in simplified Chinese: 本发明的课题是在于使含记忆格的半导体设备的性能提升，该记忆格是具有控制闸电极、及对于控制闸电极隔着电荷积蓄层来形成的记忆闸电极。 其解决手段是借由所谓的后闸极制程(gate-last process)来形成：构成记忆格(MC)的控制闸电极(CG)、及构成记忆闸电极(MG)的一部分的金属膜(BM)，借此利用接触于ONO膜(ON)的p型半导体膜的硅膜(PS2)及金属膜(BM)来构成记忆闸电极(MG)。并且，在构成记忆闸电极(MG)的硅膜(PS2)及金属膜(BM)的双方连接接触插塞。

公开(公告)号：TW201707149A

公开(公告)日：2017-02-16

申请号：TW104143240

申请日：2015-12-22

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/42344 ,  H01L21/02233 ,  H01L21/28282 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/31111 ,  H01L21/3213 ,  H01L27/11568 ,  H01L27/1157 ,  H01L29/0684 ,  H01L29/4238 ,  H01L29/66833 ,  H01L29/792

Abstract: 半導體基板(1)包含區域(AR1)與區域(AR2)之間之區域(AR3)，控制閘極電極(CG)形成於區域(AR1)之上表面(TS1)上，記憶體閘極電極(MG)形成於區域(AR2)之上表面(TS2)上。上表面(TS2)低於上表面(TS1)，區域(AR3)具有連接上表面(TS1)與上表面(TS2)之連接面(TS3)。連接面(TS3)之上表面(TS2)側之端部(EP1)相對於連接面(TS3)之上表面(TS1)側之端部(EP2)配置於記憶體閘極電極(MG)側，且配置於較端部(EP2)更靠下方處。

Abstract in simplified Chinese: 半导体基板(1)包含区域(AR1)与区域(AR2)之间之区域(AR3)，控制闸极电极(CG)形成于区域(AR1)之上表面(TS1)上，内存闸极电极(MG)形成于区域(AR2)之上表面(TS2)上。上表面(TS2)低于上表面(TS1)，区域(AR3)具有连接上表面(TS1)与上表面(TS2)之连接面(TS3)。连接面(TS3)之上表面(TS2)侧之端部(EP1)相对于连接面(TS3)之上表面(TS1)侧之端部(EP2)配置于内存闸极电极(MG)侧，且配置于较端部(EP2)更靠下方处。

公开(公告)号：TW201631670A

公开(公告)日：2016-09-01

申请号：TW104138112

申请日：2015-11-18

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 三原竜善 ,  MIHARA, TATSUYOSHI

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11517 ,  H01L27/11563 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792

Abstract: 本發明係使具有非揮發性記憶體之半導體裝置之可靠性及性能提昇。 於半導體基板SB上隔著絕緣膜GF形成有選擇閘極電極SG，且於選擇閘極電極SG之兩側面上形成有側壁絕緣膜即絕緣膜SP。於半導體基板SB上，隔著具有電荷積聚部之絕緣膜MZ形成有記憶體閘極電極MG，且選擇閘極電極SG與記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ而相鄰。絕緣膜SP未形成於記憶體閘極電極MG之下。介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2，大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1。

Abstract in simplified Chinese: 本发明系使具有非挥发性内存之半导体设备之可靠性及性能提升。 于半导体基板SB上隔着绝缘膜GF形成有选择闸极电极SG，且于选择闸极电极SG之两侧面上形成有侧壁绝缘膜即绝缘膜SP。于半导体基板SB上，隔着具有电荷积聚部之绝缘膜MZ形成有内存闸极电极MG，且选择闸极电极SG与内存闸极电极MG隔着绝缘膜SP及绝缘膜MZ而相邻。绝缘膜SP未形成于内存闸极电极MG之下。介置于选择闸极电极SG与内存闸极电极MG之间之绝缘膜SP及绝缘膜MZ之合计之厚度T2，大于介置于半导体基板SB与内存闸极电极MG之间之绝缘膜MZ之厚度T1。