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    半導體裝置、半導體晶圓及電子裝置
    1.
    发明专利
    半導體裝置、半導體晶圓及電子裝置 审中-公开
    半导体设备、半导体晶圆及电子设备

    公开(公告)号：TW201803131A

    公开(公告)日：2018-01-16

    申请号：TW106107615

    申请日：2017-03-08

    申请人： 半導體能源研究所股份有限公司 ,  SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

    发明人： 大貫達也 ,  ONUKI, TATSUYA ,  加藤清 ,  KATO, KIYOSHI ,  熱海知昭 ,  ATSUMI, TOMOAKI

    IPC分类号： H01L29/786 ,  H01L29/24 ,  H01L27/11563 ,  H01L27/11517 ,  G11C16/04

    CPC分类号： H01L29/7869 ,  G11C11/401 ,  G11C11/404 ,  G11C16/0416 ,  G11C16/0433 ,  G11C16/0466 ,  G11C2213/79 ,  H01L27/11517 ,  H01L27/11563 ,  H01L29/24

    摘要： 本發明的目的是藉由在使具有極小的關態電流的電晶體成為導通狀態期間增大通態電流、以及降低驅動電壓來實現低功耗化。本發明包括記憶單元、第一電路及第二電路。記憶單元包括第一電晶體。第一電晶體包括第一半導體層、第一閘極電極及第一背閘極電極。第一閘極電極與字線連接。第一背閘極電極與背閘極線連接。第一電路將用來控制第一電晶體的導通狀態的信號施加到字線。第二電路將用來控制第一電晶體的臨界電壓的電壓施加到背閘極線。第二電路具有在將用來控制第一電晶體的導通狀態的信號施加到字線期間使背閘極線成為電浮動狀態的功能。

    简体摘要： 本发明的目的是借由在使具有极小的关态电流的晶体管成为导通状态期间增大通态电流、以及降低驱动电压来实现低功耗化。本发明包括记忆单元、第一电路及第二电路。记忆单元包括第一晶体管。第一晶体管包括第一半导体层、第一闸极电极及第一背闸极电极。第一闸极电极与字线连接。第一背闸极电极与背闸极线连接。第一电路将用来控制第一晶体管的导通状态的信号施加到字线。第二电路将用来控制第一晶体管的临界电压的电压施加到背闸极线。第二电路具有在将用来控制第一晶体管的导通状态的信号施加到字线期间使背闸极线成为电浮动状态的功能。

    半導體裝置及其製造方法
    6.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201631670A

    公开(公告)日：2016-09-01

    申请号：TW104138112

    申请日：2015-11-18

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 三原竜善 ,  MIHARA, TATSUYOSHI

    IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8247 ,  H01L27/115

    CPC分类号： H01L27/11517 ,  H01L27/11563 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792

    摘要： 本發明係使具有非揮發性記憶體之半導體裝置之可靠性及性能提昇。 於半導體基板SB上隔著絕緣膜GF形成有選擇閘極電極SG，且於選擇閘極電極SG之兩側面上形成有側壁絕緣膜即絕緣膜SP。於半導體基板SB上，隔著具有電荷積聚部之絕緣膜MZ形成有記憶體閘極電極MG，且選擇閘極電極SG與記憶體閘極電極MG隔著絕緣膜SP及絕緣膜MZ而相鄰。絕緣膜SP未形成於記憶體閘極電極MG之下。介置於選擇閘極電極SG與記憶體閘極電極MG之間之絕緣膜SP及絕緣膜MZ之合計之厚度T2，大於介置於半導體基板SB與記憶體閘極電極MG之間之絕緣膜MZ之厚度T1。

    简体摘要： 本发明系使具有非挥发性内存之半导体设备之可靠性及性能提升。 于半导体基板SB上隔着绝缘膜GF形成有选择闸极电极SG，且于选择闸极电极SG之两侧面上形成有侧壁绝缘膜即绝缘膜SP。于半导体基板SB上，隔着具有电荷积聚部之绝缘膜MZ形成有内存闸极电极MG，且选择闸极电极SG与内存闸极电极MG隔着绝缘膜SP及绝缘膜MZ而相邻。绝缘膜SP未形成于内存闸极电极MG之下。介置于选择闸极电极SG与内存闸极电极MG之间之绝缘膜SP及绝缘膜MZ之合计之厚度T2，大于介置于半导体基板SB与内存闸极电极MG之间之绝缘膜MZ之厚度T1。