公开(公告)号：TWI569303B

公开(公告)日：2017-02-01

申请号：TW102143578

申请日：2013-11-28

申请人： 高通公司 ,  QUALCOMM INCORPORATED

发明人： 沙瑪迪 坎畢茲 ,  SAMADI, KAMBIZ ,  潘斯 史瑞沛德A ,  PANTH, SHREEPAD A. ,  杜 楊 ,  DU, YANG

IPC分类号： H01L21/02

CPC分类号： G06F17/5072 ,  G06F2217/66

公开(公告)号：TWI684253B

公开(公告)日：2020-02-01

申请号：TW106111378

申请日：2017-04-05

申请人： 美商高通公司 ,  QUALCOMM INCORPORATED

发明人： 謝靜 ,  XIE, JING ,  沙瑪迪 坎畢茲 ,  SAMADI, KAMBIZ ,  卡莫爾 普雷尤胥 ,  KAMAL, PRATYUSH ,  杜 楊 ,  DU, YANG ,  賈法里 賈維德 ,  JAFFARI, JAVID

IPC分类号： H01L23/48 ,  H01L23/522 ,  H01L23/528 ,  H01L25/065

公开(公告)号：TW201810567A

公开(公告)日：2018-03-16

申请号：TW106111378

申请日：2017-04-05

申请人： 高通公司 ,  QUALCOMM INCORPORATED

发明人： 謝靜 ,  XIE, JING ,  沙瑪迪 坎畢茲 ,  SAMADI, KAMBIZ ,  卡莫爾 普雷尤胥 ,  KAMAL, PRATYUSH ,  杜 楊 ,  DU, YANG ,  賈法里 賈維德 ,  JAFFARI, JAVID

IPC分类号： H01L23/48 ,  H01L23/522 ,  H01L23/528 ,  H01L25/065

CPC分类号： H01L25/0657 ,  G06F17/5072 ,  G06F17/5081 ,  G06F2217/78 ,  H01L23/481 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/5286 ,  H01L24/13 ,  H01L25/16 ,  H01L27/0688 ,  H01L2224/13014 ,  H01L2224/13016 ,  H01L2224/13023 ,  H01L2224/13025 ,  H01L2224/16225 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2924/13091 ,  H01L2924/141 ,  H01L2924/1431 ,  H01L2924/14335 ,  H01L2924/1434

摘要： 本發明揭示三維(3D)積體電路(IC) (3DIC)中之功率閘配置技術。本發明之例示性態樣預期將功率閘控電路或單元固結至一3DIC內之一單一階層中。再者，該等功率閘控電路固結在最接近於一電壓源之一階層中。此最接近階層可包括允許該電壓源與該等功率閘控電路之間的一距離最小化的一背側金屬層。藉由最小化該電壓源與該等功率閘控電路之間的該距離，最小化來自其間之路由元件之功率損耗。另外，藉由將該等功率閘控電路固結在一單一階層中，可最小化該等功率閘控電路與下游元件之間的路由距離，且最小化來自彼等路由元件之功率損耗。同樣藉由根據本發明之例示性態樣配置該等功率閘控電路來實現其他優勢。

简体摘要： 本发明揭示三维(3D)集成电路(IC) (3DIC)中之功率闸配置技术。本发明之例示性态样预期将功率闸控电路或单元固结至一3DIC内之一单一阶层中。再者，该等功率闸控电路固结在最接近于一电压源之一阶层中。此最接近阶层可包括允许该电压源与该等功率闸控电路之间的一距离最小化的一背侧金属层。借由最小化该电压源与该等功率闸控电路之间的该距离，最小化来自其间之路由组件之功率损耗。另外，借由将该等功率闸控电路固结在一单一阶层中，可最小化该等功率闸控电路与下游组件之间的路由距离，且最小化来自彼等路由组件之功率损耗。同样借由根据本发明之例示性态样配置该等功率闸控电路来实现其他优势。

公开(公告)号：TW201838130A

公开(公告)日：2018-10-16

申请号：TW107103651

申请日：2018-02-01

申请人： 美商高通公司 ,  QUALCOMM INCORPORATED

发明人： 卡莫爾 普雷尤胥 ,  KAMAL, PRATYUSH ,  沙瑪迪 坎畢茲 ,  SAMADI, KAMBIZ ,  謝靜 ,  XIE, JING ,  杜 楊 ,  DU, YANG

IPC分类号： H01L23/528

摘要： 本發明揭示一三維(3D)積體電路(IC) (3DIC)中之功率分配網路。在一個態樣中，一3DIC中之一功率分配網路內之一電壓降被減小以減小不必要的功率耗散。在一第一態樣中，致力於該3DIC之一給定階層內之功率分配的互連層具備一增大之厚度，使得此等互連層之一電阻相對於先前使用之互連層減小，且亦相對於其他互連層被減小。進一步電壓降減小亦可藉由置放用於互連不同階層之通孔且尤其是用於互連致力於該功率分配之該等經增厚互連層之彼等通孔來實現。亦即，該等通孔之數目、位置及/或配置可在該3DIC中予以控制以減小該電壓降。

简体摘要： 本发明揭示一三维(3D)集成电路(IC) (3DIC)中之功率分配网络。在一个态样中，一3DIC中之一功率分配网络内之一电压降被减小以减小不必要的功率耗散。在一第一态样中，致力于该3DIC之一给定阶层内之功率分配的互连层具备一增大之厚度，使得此等互连层之一电阻相对于先前使用之互连层减小，且亦相对于其他互连层被减小。进一步电压降减小亦可借由置放用于互连不同阶层之通孔且尤其是用于互连致力于该功率分配之该等经增厚互连层之彼等通孔来实现。亦即，该等通孔之数目、位置及/或配置可在该3DIC中予以控制以减小该电压降。

公开(公告)号：TW201428813A

公开(公告)日：2014-07-16

申请号：TW102143578

申请日：2013-11-28

申请人： 高通公司 ,  QUALCOMM INCORPORATED

发明人： 沙瑪迪 坎畢茲 ,  SAMADI, KAMBIZ ,  潘斯 史瑞沛德A ,  PANTH, SHREEPAD A. ,  杜 楊 ,  DU, YANG

IPC分类号： H01L21/02

CPC分类号： G06F17/5072 ,  G06F2217/66

摘要： 所揭示之實施例係關於用於使用2D及3D區塊之混合體來平面規劃一積體電路的系統及方法(100)，其提供優於現有3D設計方法之一顯著改良。所揭示之實施例提供進一步最小化接線長且改良設計之總功率/效能包絡線的較佳平面規劃解決方案。所揭示之實施例可用以建構待用於設計中之新3D IP區塊(10)，該等新3D IP區塊係使用單片式3D整合技術來建置。

简体摘要： 所揭示之实施例系关于用于使用2D及3D区块之混合体来平面规划一集成电路的系统及方法(100)，其提供优于现有3D设计方法之一显着改良。所揭示之实施例提供进一步最小化接线长且改良设计之总功率/性能包络线的较佳平面规划解决方案。所揭示之实施例可用以建构待用于设计中之新3D IP区块(10)，该等新3D IP区块系使用单片式3D集成技术来建置。