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    電容式相位內插電路及方法，及應用其之多相位產生器
    2.
    发明专利
    電容式相位內插電路及方法，及應用其之多相位產生器 审中-公开
    电容式相位内插电路及方法，及应用其之多相位产生器

    公开(公告)号：TW201547203A

    公开(公告)日：2015-12-16

    申请号：TW103120318

    申请日：2014-06-12

    申请人： 財團法人工業技術研究院 ,  INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE

    发明人： 張智翔 ,  CHANG, CHIH HSIANG ,  李瑜 ,  LEE, YU ,  鄭乃禎 ,  CHENG, NAI CHEN ,  楊清淵 ,  YANG, CHING YUAN

    IPC分类号： H03K5/13 ,  H03K7/08

    CPC分类号： H03L7/06 ,  H03H7/19 ,  H03H7/21 ,  H03L7/0995 ,  H03L7/18

    摘要： 電容式相位內插電路，包括：一第一電容相位內插單元，包括一第一電容群，該第一電容群之複數電容為環狀耦接，該第一電容相位內插單元接收複數參考時脈信號；以及一第二電容相位內插單元，耦接至該第一電容相位內插單元，該第二電容相位內插單元包括一第二電容群，該第二電容群之複數電容為環狀耦接，透過該第一電容相位內插單元與該第二電容相位內插單元，複數輸出時脈信號之各輸出時脈信號由對全部的該些參考時脈信號做相位內插而得。

    简体摘要： 电容式相位内插电路，包括：一第一电容相位内插单元，包括一第一电容群，该第一电容群之复数电容为环状耦接，该第一电容相位内插单元接收复数参考时脉信号；以及一第二电容相位内插单元，耦接至该第一电容相位内插单元，该第二电容相位内插单元包括一第二电容群，该第二电容群之复数电容为环状耦接，透过该第一电容相位内插单元与该第二电容相位内插单元，复数输出时脉信号之各输出时脉信号由对全部的该些参考时脉信号做相位内插而得。

    鎖頻迴路電路及半導體積體電路
    3.
    发明专利
    鎖頻迴路電路及半導體積體電路 审中-公开
    锁频回路电路及半导体集成电路

    公开(公告)号：TW201507361A

    公开(公告)日：2015-02-16

    申请号：TW103112845

    申请日：2014-04-08

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 中村誉 ,  NAKAMURA, TAKASHI ,  矢山浩輔 ,  YAYAMA, KOSUKE ,  飯島正章 ,  IIJIMA, MASAAKI

    IPC分类号： H03L7/08

    CPC分类号： H03L7/0991 ,  H03L1/022 ,  H03L7/00 ,  H03L7/02 ,  H03L7/06 ,  H03L7/099 ,  H03L7/16 ,  H03L7/22 ,  H03L2207/06 ,  H03L2207/50

    摘要： 提供減低確定性抖動之鎖頻迴路電路及搭載其的半導體積體電路。 FLL電路(112)係具有產生時脈的數位控制振盪器(140)，與產生控制時脈的振盪頻率之頻率控制碼的FLL控制器(120)。FLL控制器(120)係具有使用第1及第2臨限值，比較藉由數位控制振盪器(140)所產生之時脈的頻率與冪乘之參照時脈的頻率的頻率比較部(121)，與以依據該比較結果，藉由數位控制振盪器(140)所產生之時脈的頻率成為冪乘之參照時脈的頻率之方式產生頻率控制碼的延遲碼控制器(123)。數位控制振盪器(140)係藉由頻率控制碼，調整產生時脈的頻率。

    简体摘要： 提供减低确定性抖动之锁频回路电路及搭载其的半导体集成电路。 FLL电路(112)系具有产生时脉的数码控制振荡器(140)，与产生控制时脉的振荡频率之频率控制码的FLL控制器(120)。FLL控制器(120)系具有使用第1及第2临限值，比较借由数码控制振荡器(140)所产生之时脉的频率与幂乘之参照时脉的频率的频率比较部(121)，与以依据该比较结果，借由数码控制振荡器(140)所产生之时脉的频率成为幂乘之参照时脉的频率之方式产生频率控制码的延迟码控制器(123)。数码控制振荡器(140)系借由频率控制码，调整产生时脉的频率。

    非石英時脈產生器及其運作方法
    4.
    发明专利
    非石英時脈產生器及其運作方法 审中-公开
    非石英时脉产生器及其运作方法

    公开(公告)号：TW201448473A

    公开(公告)日：2014-12-16

    申请号：TW102120125

    申请日：2013-06-06

    申请人： 財團法人工業技術研究院 ,  INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE

    发明人： 劉仁傑 ,  LIU, JEN CHIEH ,  張啟揚 ,  CHANG, CHI YANG ,  涂祐豪 ,  TU, YO HAO ,  鄭國興 ,  CHENG, KUO HSING

    IPC分类号： H03L1/02 ,  H03L7/06

    CPC分类号： H03L7/06 ,  H03B2201/0208 ,  H03K3/0315 ,  H03L1/00 ,  H03L7/08 ,  H03L7/085 ,  H03L7/087 ,  H03L7/093 ,  H03L7/097 ,  H03L7/0995

    摘要： 一種非石英時脈產生器及其運作方法。非石英時脈產生器包括第一振盪電路、第二振盪電路以及控制電路。第一振盪電路受控於控制信號而對應產生非石英時脈產生器的輸出時脈信號。第二振盪電路產生參考時脈信號。控制電路耦接至第一振盪電路以接收輸出時脈信號，以及耦接至第二振盪電路以接收參考時脈信號。依照輸出時脈信號與參考時脈信號的關係，控制電路對應產生控制信號給第一振盪電路，以修正輸出時脈信號因環境變化所造成的頻率變化。

    简体摘要： 一种非石英时脉产生器及其运作方法。非石英时脉产生器包括第一振荡电路、第二振荡电路以及控制电路。第一振荡电路受控于控制信号而对应产生非石英时脉产生器的输出时脉信号。第二振荡电路产生参考时脉信号。控制电路耦接至第一振荡电路以接收输出时脉信号，以及耦接至第二振荡电路以接收参考时脉信号。依照输出时脉信号与参考时脉信号的关系，控制电路对应产生控制信号给第一振荡电路，以修正输出时脉信号因环境变化所造成的频率变化。

    振盪裝置
    5.
    发明专利
    振盪裝置 审中-公开
    振荡设备

    公开(公告)号：TW201438397A

    公开(公告)日：2014-10-01

    申请号：TW103111585

    申请日：2014-03-28

    申请人： 日本電波工業股份有限公司 ,  NIHON DEMPA KOGYO CO., LTD.

    发明人： 赤池和男 ,  AKAIKE, KAZUO ,  小林薫 ,  KOBAYASHI, KAORU

    IPC分类号： H03B5/32 ,  H03B5/04

    CPC分类号： H03L7/06 ,  H03L1/02 ,  H03L1/022 ,  H03L1/028

    摘要： 本發明提出一種振盪裝置。在根據與2個晶體振子的振盪頻率之差相應的信號、而生成作為數位值的溫度檢測值的溫度補償晶體振盪器(TCXO)中，抑制由數位值的變動而引起的相位雜訊特性的劣化。在將第一及第二晶體振子(10,20)的振盪輸出設為(f1,f2)，基準溫度下的所述振盪輸出的振盪頻率分別設為(f1r)、(f2r)時，利用頻率差檢測部(3)來對{(f2-f1)/f1}-{(f2r-f1r)/f1r}進行運算處理而獲得數位值。對該值進行累積平均化處理，然後利用數位濾波器(7)而進行整流化。而且，根據經整流化的數位值，來求出：用以修正振盪裝置的輸出頻率的設定值的修正值。

    简体摘要： 本发明提出一种振荡设备。在根据与2个晶体振子的振荡频率之差相应的信号、而生成作为数码值的温度检测值的温度补偿晶体振荡器(TCXO)中，抑制由数码值的变动而引起的相位噪声特性的劣化。在将第一及第二晶体振子(10,20)的振荡输出设为(f1,f2)，基准温度下的所述振荡输出的振荡频率分别设为(f1r)、(f2r)时，利用频率差检测部(3)来对{(f2-f1)/f1}-{(f2r-f1r)/f1r}进行运算处理而获得数码值。对该值进行累积平均化处理，然后利用数码滤波器(7)而进行整流化。而且，根据经整流化的数码值，来求出：用以修正振荡设备的输出频率的设置值的修正值。

    有理數倍頻電路與產生有理數倍頻之方法 RATIONAL NUMBER FREQUENCY MULTIPLIER CIRCUIT AND METHOD FOR GENERATED RATIONAL NUMBER FREQUENCY
    8.
    发明专利
    有理數倍頻電路與產生有理數倍頻之方法 RATIONAL NUMBER FREQUENCY MULTIPLIER CIRCUIT AND METHOD FOR GENERATED RATIONAL NUMBER FREQUENCY 审中-公开
    有理数倍频电路与产生有理数倍频之方法 RATIONAL NUMBER FREQUENCY MULTIPLIER CIRCUIT AND METHOD FOR GENERATED RATIONAL NUMBER FREQUENCY

    公开(公告)号：TW200644432A

    公开(公告)日：2006-12-16

    申请号：TW094119010

    申请日：2005-06-09

    申请人： 旺玖科技股份有限公司 PROLIFIC TECHNOLOGY INC.

    发明人： 周文華 WEN-HWA CHOU ,  陳玉國 YU-KUO CHEN ,  郭國仁 KUO-JEN KUO

    IPC分类号： H03L

    CPC分类号： H03K5/00006 ,  H03L7/06

    摘要： 一種有理數倍頻電路與產生有理數倍頻之方法，此電路接收相同頻率不同相位多數個輸入訊號，並輸出至少一倍頻訊號，有理數倍頻電路包括除頻器組，用以接收輸入訊號，將其除頻後輸出相同頻率不同相位之除頻訊號。第一相位合成器組以及第二相位合成器組分別接收除頻訊號以及輸入訊號，分別將其合成為第一脈衝週期訊號以及第二脈衝週期訊號。加法器接收第一脈衝週期訊號以及第二脈衝週期訊號，依照欲產生之頻率倍數，取得訊號將訊號合成倍頻訊號。

    简体摘要： 一种有理数倍频电路与产生有理数倍频之方法，此电路接收相同频率不同相位多数个输入信号，并输出至少一倍频信号，有理数倍频电路包括除频器组，用以接收输入信号，将其除频后输出相同频率不同相位之除频信号。第一相位合成器组以及第二相位合成器组分别接收除频信号以及输入信号，分别将其合成为第一脉冲周期信号以及第二脉冲周期信号。加法器接收第一脉冲周期信号以及第二脉冲周期信号，依照欲产生之频率倍数，取得信号将信号合成倍频信号。

    減少傳送顫動之技術 TECHNIQUES TO REDUCE TRANSMITTED JITTER
    9.
    发明专利
    減少傳送顫動之技術 TECHNIQUES TO REDUCE TRANSMITTED JITTER 失效
    减少发送颤动之技术 TECHNIQUES TO REDUCE TRANSMITTED JITTER

    公开(公告)号：TW200421806A

    公开(公告)日：2004-10-16

    申请号：TW092119542

    申请日：2003-07-17

    申请人： 英特爾公司 INTEL CORPORATION

    发明人： 卡斯普 笛亞特利齊 CASPER DIETRICH

    IPC分类号： H04L

    CPC分类号： H04J3/0626 ,  H03L7/06

    摘要： 一種重新定時器系統可包括一相位恢復器(“PR”)、先進先出裝置(“FIFO”)及重新定時時脈放大單元(“CMU”)。PR可接收一遭受顫動損害之輸入訊號。PR可產生一相位大體相同於該輸入訊號之相位匹配訊號。為產生該相位匹配訊號，PR可使用一單邊帶振盪器所提供之時脈訊號，或一顫動程度大體相同於該輸入訊號大體之時脈訊號，以產生該相位匹配訊號。FIFO可對該相位匹配訊號取樣並儲存該等樣本。CMU可用按一參考時脈訊號所確定之頻率來請求並輸出來自該FIFO的樣本。

    简体摘要： 一种重新定时器系统可包括一相位恢复器(“PR”)、雪铁龙先出设备(“FIFO”)及重新定时时脉放大单元(“CMU”)。PR可接收一遭受颤动损害之输入信号。PR可产生一相位大体相同于该输入信号之相位匹配信号。为产生该相位匹配信号，PR可使用一单边带振荡器所提供之时脉信号，或一颤动程度大体相同于该输入信号大体之时脉信号，以产生该相位匹配信号。FIFO可对该相位匹配信号采样并存储该等样本。CMU可用按一参考时脉信号所确定之频率来请求并输出来自该FIFO的样本。

    壓控震盪器與鎖相迴路之內建式抖動量量測技術與電路
    10.
    发明专利
    壓控震盪器與鎖相迴路之內建式抖動量量測技術與電路 有权
    压控震荡器与锁相回路之内置式抖动量量测技术与电路

    公开(公告)号：TW589800B

    公开(公告)日：2004-06-01

    申请号：TW092125529

    申请日：2003-09-16

    申请人： 財團法人工業技術研究院 INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE

    发明人： 張永嘉 CHANG, YEONG JAR ,  林森田 LIN, SHEN TIEN ,  吳文慶 WU, WEN CHING ,  羅崑崙 LUO, KUN LUN

    IPC分类号： H03L

    CPC分类号： G01R29/26 ,  H03L7/06

    摘要： 本發明係一種可內建於晶片中做為量測壓控震盪器(VCO)與鎖相迴路(PLL)抖動量(Jitter)之電路，其包括一除法器，用於待測訊號的除頻；一時間數位轉換器(TDC)，用於將除頻訊號由週期轉成數位值；一變量計算器，用於除頻訊號的變量值計算；一平均計算器，用於除頻訊號的平均值計算；一編碼與計數器，用於除頻訊號的計算及編碼；以及一狀態控制器，作為所有元件之控制單元。上述的電路結構，係利用測量電路之輸出時脈(Output Clock)與除法的方式來提高所待測信號的抖動量，及再利用測量閉迴路電路之頻寬並與外插之結果連線，使可以量到開、閉迴路輸出時脈之抖動量。
    一、本案代表圖為：第 五 圖
    二、本案代表圖之元件代表符號簡單說明：
    1除法器；
    2狀態控制器；
    3變量計算器；
    4平均計算器；
    5編碼與計數器；
    6時間數位轉換器。

    简体摘要： 本发明系一种可内置于芯片中做为量测压控震荡器(VCO)与锁相回路(PLL)抖动量(Jitter)之电路，其包括一除法器，用于待测信号的除频；一时间数码转换器(TDC)，用于将除频信号由周期转成数码值；一变量计算器，用于除频信号的变量值计算；一平均计算器，用于除频信号的平均值计算；一编码与计数器，用于除频信号的计算及编码；以及一状态控制器，作为所有组件之控制单元。上述的电路结构，系利用测量电路之输出时脉(Output Clock)与除法的方式来提高所待测信号的抖动量，及再利用测量闭回路电路之带宽并与外插之结果连接，使可以量到开、闭回路输出时脉之抖动量。 一、本案代表图为：第 五 图 二、本案代表图之组件代表符号简单说明： 1除法器； 2状态控制器； 3变量计算器； 4平均计算器； 5编码与计数器； 6时间数码转换器。