公开(公告)号：US07644236B2

公开(公告)日：2010-01-05

申请号：US11045528

申请日：2005-01-28

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F12/00

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US06880063B2

公开(公告)日：2005-04-12

申请号：US10755017

申请日：2004-01-09

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US06694421B2

公开(公告)日：2004-02-17

申请号：US09474381

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F1208

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A cache bank prediction unit is provided for use in a processor having a plurality of cache memory banks. The cache bank prediction unit has an input port that receives an instruction. The cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个高速缓存存储体的处理器中的高速缓存存储体预测单元。 高速缓存库预测单元具有接收指令的输入端口。 高速缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个高速缓存组中的哪一个与该指令相关联。

公开(公告)号：US08285976B2

公开(公告)日：2012-10-09

申请号：US09749405

申请日：2000-12-28

申请人： Stephan J. Jourdan ,  Adi Yoaz ,  Mattan Erez ,  Ronny Ronen

发明人： Stephan J. Jourdan ,  Adi Yoaz ,  Mattan Erez ,  Ronny Ronen

IPC分类号： G06F9/00 ,  G06F9/44

CPC分类号： G06F9/3861 ,  G06F9/3848

摘要： A branch predicting apparatus is disclosed that reduces branch mispredictions in a processor. The branch prediction apparatus includes a base misprediction history register. The branch prediction apparatus includes a meta predictor that receives an index value and a branch prediction to generate a misprediction value in accordance with the base misprediction history register. The branch prediction apparatus also includes a logic gate that receives the branch prediction and the misprediction value to generate a final prediction. The final prediction may be used to predict whether a branch is taken or not taken.

摘要翻译： 公开了一种分支预测装置，其减少处理器中的分支错误预测。 分支预测装置包括基本错误预测历史寄存器。 分支预测装置包括元预测器，其接收索引值和分支预测，以根据基本错误预测历史寄存器生成错误预测值。 分支预测装置还包括接收分支预测和误预测值以产生最终预测的逻辑门。 最终预测可用于预测是否采取分支。

公开(公告)号：US07428627B2

公开(公告)日：2008-09-23

申请号：US09750150

申请日：2000-12-29

申请人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F12/02

CPC分类号： G06F9/383 ,  G06F9/3455 ,  G06F9/3832 ,  G06F9/3844

摘要： A multi-mode predictor for a processor having a plurality of prediction modes is disclosed. The prediction modes are used to predict non-binary values. The predictor is a multi-mode predictor comprising a per-IP (“PIP”) table and a next value table. The PIP table includes a plurality of PIP information fields and the next value table includes a plurality of fields. The multi-mode predictor also includes a plurality of prediction modes. The processor includes a set of instructions that index the PIP table to provide a valid signal. The processor also includes a set of predicted values for the set of instructions. The set of predicted values is stored in the PIP table and the next value table. According to the valid signal a hit/miss condition in the next value table, a predicted value is selected from the PIP table or the next value table.

摘要翻译： 公开了一种具有多种预测模式的处理器的多模式预测器。 预测模式用于预测非二进制值。 预测器是包括每IP（“PIP”）表和下一个值表的多模式预测器。 PIP表包括多个PIP信息字段，下一个值表包括多个字段。 多模式预测器还包括多种预测模式。 处理器包括一组索引PIP表以提供有效信号的指令。 处理器还包括用于该组指令的一组预测值。 预测值的集合存储在PIP表和下一个值表中。 根据有效信号在下一个值表中的命中/未命中条件，从PIP表或下一个值表中选择预测值。

公开(公告)号：US06438673B1

公开(公告)日：2002-08-20

申请号：US09475063

申请日：1999-12-30

申请人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Michael Bekerman ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F1200

CPC分类号： G06F9/383 ,  G06F9/3455 ,  G06F9/3832 ,  G06F12/0862 ,  G06F2212/6024

摘要： A microprocessor having a correlated address predictor, and methods of performing correlated address prediction. A first table memory can be populated by a plurality of buffer entries. Each buffer entry can include a first buffer field to store a first tag based on an instruction pointer and a second buffer field to store an address history. A second table memory can be populated by a plurality of link entries. Each link entry can include a first link field to store a link tag based on an address history and a second link field to store a predicted address. A first comparator can be in communication with the first table memory and an instruction pointer input. A second comparator can be in communication with the first table memory and the second table memory. An output in communication with the second table memory.

摘要翻译： 具有相关地址预测器的微处理器，以及执行相关地址预测的方法。 第一表存储器可以由多个缓冲器入口填充。 每个缓冲器条目可以包括基于指令指针存储第一标签的第一缓冲区域和用于存储地址历史的第二缓冲区域。 第二表存储器可以由多个链接条目填充。 每个链接条目可以包括基于地址历史存储链接标签的第一链接字段和用于存储预测地址的第二链接字段。 第一比较器可以与第一表存储器和指令指针输入通信。 第二比较器可以与第一表存储器和第二表存储器通信。 与第二表存储器通信的输出。

公开(公告)号：US06631445B2

公开(公告)日：2003-10-07

申请号：US10372194

申请日：2003-02-25

申请人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

发明人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0875 ,  G06F12/0886

摘要： A cache architecture is adapted to store data items of variable length. Given appropriate circumstances, the cache architecture permits multiple data items to be retrieved from the cache in single clock cycle. The cache architecture may find application in a front end processing system of a processor storing instruction segments. If a first instruction segment does not occupy the full width of the cache, other instruction segments can be retrieved from the cache simultaneously with the first instruction segment. The cache may be organized into a plurality of cache banks, each cache bank being independently addressed. Each bank may consist of several cache ways.

公开(公告)号：US06549987B1

公开(公告)日：2003-04-15

申请号：US09713266

申请日：2000-11-16

申请人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

发明人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0875 ,  G06F12/0886

摘要： A cache architecture is adapted to store data items of variable length. Given appropriate circumstances, the cache architecture permits multiple data items to be retrieved from the cache in single clock cycle. The cache architecture may find application in a front end processing system of a processor storing instruction segments. If a first instruction segment does not occupy the full width of the cache, other instruction segments can be retrieved from the cache simultaneously with the first instruction segment. The cache may be organized into a plurality of cache banks, each cache bank being independently addressed. Each bank may consist of several cache ways.

公开(公告)号：US07757065B1

公开(公告)日：2010-07-13

申请号：US09708722

申请日：2000-11-09

申请人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F9/30

CPC分类号： G06F12/0875 ,  G06F9/3808

摘要： In a front-end system for a processor, a recording scheme for instruction segments stores the instructions in reverse program order. Instruction segments may be traces, extended blocks or basic blocks. By storing the instructions in reverse program order, the instruction segment is easily extended to include additional instructions. The instruction segments may be extended without having to re-index tag arrays, pointers that associate instruction segments with other instruction segments.

摘要翻译： 在用于处理器的前端系统中，用于指令段的记录方案以反向程序顺序存储指令。 指令段可以是跟踪，扩展块或基本块。 通过以反向程序顺序存储指令，指令段可以容易地扩展到包括附加指令。 指令段可以被扩展，而不必重新索引标签数组，将指令段与其他指令段相关联的指针。

公开(公告)号：US06742112B1

公开(公告)日：2004-05-25

申请号：US09473976

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Stephan J. Jourdan ,  Michael Bekerman

发明人： Adi Yoaz ,  Ronny Ronen ,  Stephan J. Jourdan ,  Michael Bekerman

IPC分类号： G06F934

CPC分类号： G06F9/30134 ,  G06F9/30167 ,  G06F9/383 ,  G06F9/3832 ,  G06F9/3842

摘要： Apparatus and methods to track a register value. A microprocessor can include a first register, a control circuit, and an adder. The first register can store a tracked register value. The control circuit can include an instruction input to receive at least a portion of an instruction and a first output to output an arithmetic operation indication. The adder can include a control input to receive the arithmetic operation indication, a first input to receive an immediate operand of an instruction, and a second input to receive the tracked register value.

摘要翻译： 跟踪寄存器值的装置和方法。 微处理器可以包括第一寄存器，控制电路和加法器。 第一个寄存器可以存储跟踪的寄存器值。 控制电路可以包括用于接收指令的至少一部分的指令输入和用于输出算术运算指示的第一输出。 加法器可以包括用于接收算术运算指示的控制输入，用于接收指令的立即操作数的第一输入和用于接收所跟踪的寄存器值的第二输入。