公开(公告)号：US07757045B2

公开(公告)日：2010-07-13

申请号：US11374222

申请日：2006-03-13

申请人： Christopher J. Shannon ,  Ronak Singhal ,  Per Hammarlund ,  Hermann Gartler ,  Glenn Hinton

发明人： Christopher J. Shannon ,  Ronak Singhal ,  Per Hammarlund ,  Hermann Gartler ,  Glenn Hinton

IPC分类号： G06F12/00

CPC分类号： G06F12/123

摘要： In one embodiment, the present invention includes a method for receiving a cache access request for data present in a lower-level cache line of a lower-level cache, and sending recency information regarding the lower-level cache line to a higher-level cache. The higher-level cache may be inclusive with the lower-level cache and may update age data associated with the cache line, thus reducing the likelihood of eviction of the cache line. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于接收对存在于较低级高速缓存的较低级高速缓存行中的数据的高速缓存访​​问请求的方法，以及将关于下级高速缓存线的新近度信息发送到更高级高速缓存 。 较高级别的缓存可以与下级缓存一起包含，并且可以更新与高速缓存行相关联的年龄数据，从而减少高速缓存线的驱逐的可能性。 描述和要求保护其他实施例。

公开(公告)号：US20070214321A1

公开(公告)日：2007-09-13

申请号：US11374222

申请日：2006-03-13

申请人： Christopher Shannon ,  Ronak Singhal ,  Per Hammarlund ,  Hermann Gartler ,  Glenn Hinton

发明人： Christopher Shannon ,  Ronak Singhal ,  Per Hammarlund ,  Hermann Gartler ,  Glenn Hinton

IPC分类号： G06F12/00

CPC分类号： G06F12/123

摘要： In one embodiment, the present invention includes a method for receiving a cache access request for data present in a lower-level cache line of a lower-level cache, and sending recency information regarding the lower-level cache line to a higher-level cache. The higher-level cache may be inclusive with the lower-level cache and may update age data associated with the cache line, thus reducing the likelihood of eviction of the cache line. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于接收对存在于较低级高速缓存的较低级高速缓存行中的数据的高速缓存访​​问请求的方法，以及将关于下级高速缓存线的新近度信息发送到更高级别高速缓存 。 较高级别的缓存可以与下级缓存一起包含，并且可以更新与高速缓存行相关联的年龄数据，从而减少高速缓存线的驱逐的可能性。 描述和要求保护其他实施例。

公开(公告)号：US20050138290A1

公开(公告)日：2005-06-23

申请号：US10743142

申请日：2003-12-23

申请人： Per Hammarlund ,  Avinash Sodani ,  James Allen ,  Ronak Singhal ,  Francis McKeen ,  Hermann Gartler

发明人： Per Hammarlund ,  Avinash Sodani ,  James Allen ,  Ronak Singhal ,  Francis McKeen ,  Hermann Gartler

IPC分类号： G06F9/38 ,  G06F12/00

CPC分类号： G06F9/3824 ,  G06F9/3861

摘要： Embodiments of the present invention relate to selectively re-executing instructions in a computer processor based on their association with a particular cache miss.

摘要翻译： 本发明的实施例涉及在计算机处理器中基于它们与特定高速缓存未命中的关联来选择性地重新执行指令。

公开(公告)号：US20070156990A1

公开(公告)日：2007-07-05

申请号：US11323000

申请日：2005-12-30

申请人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

发明人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

IPC分类号： G06F13/00

CPC分类号： G06F9/30043 ,  G06F9/30032

摘要： A method is disclosed. The method includes scheduling a load operation at least twice the size of a maximum access supported by a memory device, dividing the load operation into a plurality of separate load operation segments having a size equivalent to the maximum access supported by the memory device, and performing each of the plurality of load operation segments. A further method is disclosed where a temporary register is used to minimize the number of memory accesses to support unaligned accesses.

摘要翻译： 公开了一种方法。 该方法包括将加载操作调度至少是由存储器件支持的最大访问大小的两倍，将加载操作划分成具有等于存储器设备支持的最大访问大小的多个单独的加载操作段，以及执行 多个加载操作段中的每一个。 公开了一种另外的方法，其中使用临时寄存器来最小化用于支持未对齐访问的存储器访问的数量。

公开(公告)号：US20070079179A1

公开(公告)日：2007-04-05

申请号：US11240982

申请日：2005-09-30

申请人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

发明人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

IPC分类号： G06F11/00

CPC分类号： G06F9/3001 ,  G06F9/3012 ,  G06F9/3885

摘要： In one embodiment, the present invention includes a method for executing an operation on low order portions of first and second source operands using a first execution stack of a processor and executing the operation on high order portions of the first and second source operands using a second execution stack of the processor, where the operation in the second execution stack is staggered by one or more cycles from the operation in the first execution stack. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种使用处理器的第一执行堆栈来执行第一和第二源操作数的低阶部分的操作的方法，并且使用第二和第二源操作数对第一和第二源操作数的高阶部分执行操作 处理器的执行堆栈，其中第二执行堆栈中的操作与第一执行堆栈中的操作交错一个或多个周期。 描述和要求保护其他实施例。

公开(公告)号：US07457938B2

公开(公告)日：2008-11-25

申请号：US11240982

申请日：2005-09-30

申请人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

发明人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

IPC分类号： G06F19/00 ,  G06F15/00 ,  G06F17/00

CPC分类号： G06F9/3001 ,  G06F9/3012 ,  G06F9/3885

摘要： In one embodiment, the present invention includes a method for executing an operation on low order portions of first and second source operands using a first execution stack of a processor and executing the operation on high order portions of the first and second source operands using a second execution stack of the processor, where the operation in the second execution stack is staggered by one or more cycles from the operation in the first execution stack. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于使用处理器的第一执行堆栈来执行第一和第二源操作数的低阶部分的操作的方法，并且使用第二和第二源操作数对第一和第二源操作数的高阶部分执行操作 处理器的执行堆栈，其中第二执行堆栈中的操作与第一执行堆栈中的操作交错一个或多个周期。 描述和要求保护其他实施例。

公开(公告)号：US07457932B2

公开(公告)日：2008-11-25

申请号：US11323000

申请日：2005-12-30

申请人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

发明人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

IPC分类号： G06F12/00

CPC分类号： G06F9/30043 ,  G06F9/30032

摘要： A method is disclosed. The method includes scheduling a load operation at least twice the size of a maximum access supported by a memory device, dividing the load operation into a plurality of separate load operation segments having a size equivalent to the maximum access supported by the memory device, and performing each of the plurality of load operation segments. A further method is disclosed where a temporary register is used to minimize the number of memory accesses to support unaligned accesses.

摘要翻译： 公开了一种方法。 该方法包括将加载操作调度至少是由存储器件支持的最大访问大小的两倍，将加载操作划分成具有等于存储器设备支持的最大访问大小的多个单独的加载操作段，以及执行 多个加载操作段中的每一个。 公开了一种另外的方法，其中使用临时寄存器来最小化用于支持未对齐访问的存储器访问的数量。

公开(公告)号：US20110296096A1

公开(公告)日：2011-12-01

申请号：US12912169

申请日：2010-10-26

申请人： Xiang Zou ,  Per Hammarlund ,  Ronak Singhal ,  Hong Wang

发明人： Xiang Zou ,  Per Hammarlund ,  Ronak Singhal ,  Hong Wang

IPC分类号： G06F12/06 ,  G06F12/08

CPC分类号： G06F9/30174 ,  G06F9/3802 ,  G06F9/3891

摘要： In one embodiment, the present invention includes a processor having multiple cores and an uncore. The uncore may include a microcode read only memory to store microcode to be executed in the cores (that themselves do not include such memory). The cores can include a microcode sequencer to sequence a plurality of micro-instructions (uops) of microcode that corresponds to a macro-instruction to be executed in an execution unit of the corresponding core. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有多个核心和非核心的处理器。 无孔可以包括微代码只读存储器，以存储要在核心中执行的微代码（其本身不包括这样的存储器）。 核心可以包括微代码定序器，以对应于在相应核心的执行单元中执行的宏指令的微代码的多个微指令（uop）。 描述和要求保护其他实施例。

公开(公告)号：US20050144398A1

公开(公告)日：2005-06-30

申请号：US10747145

申请日：2003-12-30

申请人： Per Hammarlund ,  Hermann Gartler

发明人： Per Hammarlund ,  Hermann Gartler

IPC分类号： G06F9/38 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F9/383 ,  G06F9/3834 ,  G06F12/0804 ,  G06F12/0831 ,  Y02D10/13

摘要： Embodiments of the present invention relate to cache coherency. In an embodiment of the invention, a cache includes one or more cache lines. A store pipeline may retrieve a tag associated with one of the cache lines. The data associated with the cache line may not retrieved and the cache line may be updated if, based on the tag, the cache line is determined to be in a modified or exclusive state.

摘要翻译： 本发明的实施例涉及高速缓存一致性。 在本发明的实施例中，高速缓存包括一个或多个高速缓存行。 存储流水线可以检索与一个缓存行相关联的标签。 如果基于标签将高速缓存行确定为处于修改或排除状态，则可能无法检索与高速缓存行相关联的数据，并且可以更新高速缓存行。

公开(公告)号：US20050138295A1

公开(公告)日：2005-06-23

申请号：US10743134

申请日：2003-12-23

申请人： Per Hammarlund ,  Stephan Jourdan ,  Sebastien Hily ,  Aravindh Baktha ,  Hermann Gartler

发明人： Per Hammarlund ,  Stephan Jourdan ,  Sebastien Hily ,  Aravindh Baktha ,  Hermann Gartler

IPC分类号： G06F9/38 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0804 ,  G06F9/3824 ,  G06F12/0831

摘要： Embodiments of the present invention relate to a memory management scheme and apparatus that enables efficient cache memory management. The method includes writing an entry to a store buffer at execute time; determining if the entry's address is in a first-level cache associated with the store buffer before retirement; and setting a status bit associated with the entry in said store buffer, if the address is in the cache in either exclusive or modified state. The method further includes immediately writing the entry to the first-level cache at or after retirement when the status bit is set; and de-allocating the entry from said store buffer at retirement. The method further may comprise resetting the status bit if the cacheline is allocated over or is evicted from the cache before the store buffer entry attempts to write to the cache.

摘要翻译： 本发明的实施例涉及能够进行有效的高速缓冲存储器管理的存储器管理方案和装置。 该方法包括在执行时将条目写入存储缓冲器; 在退休之前确定该条目的地址是否在与商店缓冲区相关联的一级缓存中; 以及如果所述地址在所述高速缓存中处于独占或修改状态，则设置与所述存储缓冲器中的条目相关联的状态位。 该方法还包括当状态位被置位时，在退出时或之后立即将条目写入到第一级高速缓存; 并在退休时从所述商店缓冲器中分配该条目。 该方法还可以包括如果在存储缓冲器入口试图写入高速缓存之前将高速缓存线分配到高速缓冲存储器上或从高速缓冲存储器中被逐出，则重置状态位。