公开(公告)号：US07392372B2

公开(公告)日：2008-06-24

申请号：US11001148

申请日：2004-11-30

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

IPC分类号： G06F9/00

CPC分类号： G06F9/4403

摘要： A memory initialization method for a plurality of memories. The memories are initialized according to predetermined initial parameters. A first quantity of the memories is detected. Optimum parameters are set according hardware information of the memories. The memories are re-initialized according to the optimum parameters. A second quantity of the memories is detected. The parameters for memory initialization are adjusted when the first quantity and the second quantity are different.

摘要翻译： 一种用于多个存储器的存储器初始化方法。 存储器根据预定的初始参数被初始化。 检测第一数量的存储器。 根据存储器的硬件​​信息设置最佳参数。 根据最佳参数重新初始化存储器。 检测到第二数量的存储器。 当第一数量和第二数量不同时，调整存储器初始化的参数。

公开(公告)号：US07325085B2

公开(公告)日：2008-01-29

申请号：US11263970

申请日：2005-11-02

申请人： Hsiu Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

发明人： Hsiu Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

IPC分类号： G06F13/36

CPC分类号： G06F9/4411

摘要： A motherboard includes a south-bridge chipset, a north-bridge chipset and a central processor unit (CPU). The south-bridge chipset generates at least control-setting data. The north-bridge chipset has a reset register for controlling the north-bridge chipset to generate a reset signal and a control-set resister for storing the control-setting data generated by the south-bridge chipset. The CPU has a plurality of configuration parameters. The configuration parameters of the CPU are reset in accordance with the reset signal, and the control-setting data is written into the CPU by the north-bridge chipset to set one of the configuration parameters of the CPU.

摘要翻译： 主板包括南桥芯片组，北桥芯片组和中央处理器单元（CPU）。 南桥芯片组至少产生控制设置数据。 北桥芯片组具有用于控制北桥芯片组以产生复位信号的复位寄存器和用于存储由南桥芯片组产生的控制设置数据的控制集合寄存器。 CPU具有多个配置参数。 CPU的配置参数根据复位信号复位，控制设置数据由北桥芯片组写入CPU，以设置CPU的一个配置参数。

公开(公告)号：US20060053273A1

公开(公告)日：2006-03-09

申请号：US11001148

申请日：2004-11-30

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

IPC分类号： G06F9/00

CPC分类号： G06F9/4403

摘要： A memory initialization method for a plurality of memories. The memories are initialized according to predetermined initial parameters. A first quantity of the memories is detected. Optimum parameters are set according hardware information of the memories. The memories are re-initialized according to the optimum parameters. A second quantity of the memories is detected. The parameters for memory initialization are adjusted when the first quantity and the second quantity are different.

摘要翻译： 一种用于多个存储器的存储器初始化方法。 存储器根据预定的初始参数被初始化。 检测第一数量的存储器。 根据存储器的硬件​​信息设置最佳参数。 根据最佳参数重新初始化存储器。 检测到第二数量的存储器。 当第一数量和第二数量不同时，调整存储器初始化的参数。

公开(公告)号：US20060112263A1

公开(公告)日：2006-05-25

申请号：US11126131

申请日：2005-05-10

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho

IPC分类号： G06F15/177

CPC分类号： G06F13/4027 ,  G06F1/24 ,  Y02D10/14 ,  Y02D10/151

摘要： A computer reset method activated by a South Bridge to directly reset a Central Processing Unit (CPU). First, a trigger signal is received. A CPU reset signal is delivered by the South Bridge when receiving the trigger signal. Thereafter, the CPU is reset when receiving the CPU reset signal from the South Bridge via a North Bridge.

摘要翻译： 由南桥激活的计算机复位方法直接复位中央处理单元（CPU）。 首先，接收触发信号。 接收到触发信号时，南桥交付CPU复位信号。 此后，通过北桥接收来自南桥的CPU复位信号时，CPU被复位。

公开(公告)号：US07469335B2

公开(公告)日：2008-12-23

申请号：US11135203

申请日：2005-05-23

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho

IPC分类号： G06F9/24

CPC分类号： G06F9/4403

摘要： A power-on method for a computer system comprising a processor supporting Hyper-Threading, a Read Only Memory (ROM) and a main memory, wherein the processor comprises a cache memory and the ROM comprises BIOS codes. The power-on method comprises the following steps. First, the processor is initialized in a Hyper-Threading disabled mode. The BIOS codes is then copied from the ROM to the cache memory, and the main memory is initialized by executing the BIOS codes therein. Thereafter, the processor is re-initialized in a Hyper-Threading enabled mode after the main memory is initialized. The processor comprises a first logic unit and a second logic unit. When initializing the processor, a first potential is applied to pin A31 of the processor, and a reset signal is delivered to the processor while the pin A31 is at the first potential, such that the processor is initialized in the Hyper-Threading disabled mode.

摘要翻译： 一种用于计算机系统的开机方法，包括支持超线程的处理器，只读存储器（ROM）和主存储器，其中所述处理器包括高速缓冲存储器，并且所述ROM包括BIOS代码。 上电方法包括以下步骤。 首先，处理器在超线程禁用模式下初始化。 然后将BIOS代码从ROM复制到高速缓冲存储器，并且通过在其中执行BIOS代码来初始化主存储器。 此后，在主存储器初始化之后，处理器在启用超线程的模式下被重新初始化。 处理器包括第一逻辑单元和第二逻辑单元。 当初始化处理器时，将第一电位施加到处理器的引脚A31，并且当引脚A31处于第一电位时，复位信号被传送到处理器，使得处理器在超线程禁止模式下被初始化。

公开(公告)号：US07334118B2

公开(公告)日：2008-02-19

申请号：US11126131

申请日：2005-05-10

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho

IPC分类号： G06F15/177

CPC分类号： G06F13/4027 ,  G06F1/24 ,  Y02D10/14 ,  Y02D10/151

摘要： A computer reset method activated by a South Bridge to directly reset a Central Processing Unit (CPU). First, a trigger signal is received. A CPU reset signal is delivered by the South Bridge when receiving the trigger signal. Thereafter, the CPU is reset when receiving the CPU reset signal from the South Bridge via a North Bridge.

摘要翻译： 由南桥激活的计算机复位方法直接复位中央处理单元（CPU）。 首先，接收触发信号。 接收到触发信号时，南桥交付CPU复位信号。 此后，当通过北桥接收来自南桥的CPU复位信号时，CPU被复位。

公开(公告)号：US20060129789A1

公开(公告)日：2006-06-15

申请号：US11135203

申请日：2005-05-23

申请人： Hsiu-Ming Chu ,  Kuan-Jui Ho

发明人： Hsiu-Ming Chu ,  Kuan-Jui Ho

IPC分类号： G06F9/00

CPC分类号： G06F9/4403

摘要： A power-on method for a computer system comprising a processor supporting Hyper-Threading, a Read Only Memory (ROM) and a main memory, wherein the processor comprises a cache memory and the ROM comprises BIOS codes. The power-on method comprises the following steps. First, the processor is initialized in a Hyper-Threading disabled mode. The BIOS codes is then copied from the ROM to the cache memory, and the main memory is initialized by executing the BIOS codes therein. Thereafter, the processor is re-initialized in a Hyper-Threading enabled mode after the main memory is initialized. The processor comprises a first logic unit and a second logic unit. When initializing the processor, a first potential is applied to pin A31 of the processor, and a reset signal is delivered to the processor while the pin A31 is at the first potential, such that the processor is initialized in the Hyper-Threading disabled mode.

摘要翻译： 一种用于计算机系统的开机方法，包括支持超线程的处理器，只读存储器（ROM）和主存储器，其中所述处理器包括高速缓冲存储器，并且所述ROM包括BIOS代码。 上电方法包括以下步骤。 首先，处理器在超线程禁用模式下初始化。 然后将BIOS代码从ROM复制到高速缓冲存储器，并且通过在其中执行BIOS代码来初始化主存储器。 此后，在主存储器初始化之后，处理器在启用超线程的模式下被重新初始化。 处理器包括第一逻辑单元和第二逻辑单元。 当初始化处理器时，第一个电位被施加到处理器的引脚A 31，并且当引脚A 31处于第一个电位时，复位信号被传送到处理器，使得处理器在超线程禁用中被初始化 模式。

公开(公告)号：US07412582B2

公开(公告)日：2008-08-12

申请号：US11127113

申请日：2005-05-12

申请人： Kuan-Jui Ho ,  Hsiu Ming Chu

发明人： Kuan-Jui Ho ,  Hsiu Ming Chu

IPC分类号： G06F12/04

CPC分类号： G06F13/28 ,  G06F12/0879

摘要： A device for burst reading/writing memory data includes a memory module and a north bridge chipset. The device is used for executing a power on self test (POST). The memory module has a plurality of memory cells and the north bridge chipset includes a programmable register module and a memory module controller, wherein the programmable register module stores at least one set of default information. The memory module controller performing burst read/write on the memory cells according to the default information stored in the programmable register module.

摘要翻译： 用于突发读/写存储器数据的装置包括存储器模块和北桥芯片组。 该设备用于执行电源自检（POST）。 存储器模块具有多个存储器单元，并且北桥芯片组包括可编程寄存器模块和存储器模块控制器，其中可编程寄存器模块存储至少一组默认信息。 存储器模块控制器根据存储在可编程寄存器模块中的默认信息在存储器单元上执行脉冲串读/写。

公开(公告)号：US20060212638A1

公开(公告)日：2006-09-21

申请号：US11263970

申请日：2005-11-02

申请人： Hsiu Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

发明人： Hsiu Chu ,  Kuan-Jui Ho ,  Chung-Che Wu

IPC分类号： G06F13/36

CPC分类号： G06F9/4411

摘要： A motherboard includes a south-bridge chipset, a north-bridge chipset and a central processor unit (CPU). The south-bridge chipset generates at least control-setting data. The north-bridge chipset has a reset register for controlling the north-bridge chipset to generate a reset signal and a control-set resister for storing the control-setting data generated by the south-bridge chipset. The CPU has a plurality of configuration parameters. The configuration parameters of the CPU are reset in accordance with the reset signal, and the control-setting data is written into the CPU by the north-bridge chipset to set one of the configuration parameters of the CPU.

摘要翻译： 主板包括南桥芯片组，北桥芯片组和中央处理器单元（CPU）。 南桥芯片组至少产生控制设置数据。 北桥芯片组具有用于控制北桥芯片组以产生复位信号的复位寄存器和用于存储由南桥芯片组产生的控制设置数据的控制集合寄存器。 CPU具有多个配置参数。 CPU的配置参数根据复位信号复位，控制设置数据由北桥芯片组写入CPU，以设置CPU的一个配置参数。

公开(公告)号：US08996773B2

公开(公告)日：2015-03-31

申请号：US13485174

申请日：2012-05-31

申请人： Kuan-Jui Ho ,  Yi-Hsiang Wang ,  Wen-Pin Chiang

发明人： Kuan-Jui Ho ,  Yi-Hsiang Wang ,  Wen-Pin Chiang

IPC分类号： G06F13/24 ,  G06F9/48 ,  G06F9/50

CPC分类号： G06F9/4812 ,  G06F9/5033

摘要： A computer apparatus and a method for distributing interrupt tasks thereof are provided. The computer apparatus has a plurality of CPUs and a chipset, and the chipset is electrically coupled to each of the CPUs. The chipset is configured for receiving an interrupt request sent from an external hardware device and judging whether or not a task type corresponding to the interrupt request has ever been performed by any one of the CPUs. If a judging result thereof is yes, the chipset assigns the interrupt request to the CPU that has ever performed the task type, so as to perform a corresponding interrupt task.

摘要翻译： 提供了一种用于分发其中断任务的计算机装置和方法。 计算机装置具有多个CPU和芯片组，并且该芯片组电耦合到每个CPU。 芯片组被配置为用于接收从外部硬件设备发送的中断请求，并判断任何一个CPU是否曾执行与中断请求对应的任务类型。 如果其判断结果为是，则芯片组将中断请求分配给已经执行任务类型的CPU，以便执行相应的中断任务。