公开(公告)号：US5968112A

公开(公告)日：1999-10-19

申请号：US923845

申请日：1997-09-04

申请人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： Parallel signal processor (10) (FIG. 2) performs a Fourier Transformation of an input signal; The transformation coefficients are converted once to logarithmic form and stored in a cache memory. The input data is converted serially to logarithmic form, and fed to all processing units in parallel. The processing units compute their respective products as additions in the logarithmic domain. Then, the products are converted back to the normal domain. The products with the correct sign are summed by an accumulator of the respective processing element. After the last signal data point has run through the processing elements and the last products are added to their respective sums, all complex output signal data points are complete simultaneously.

摘要翻译： 并行信号处理器（10）（图2）执行输入信号的傅里叶变换; 变换系数一次转换为对数形式并存储在高速缓冲存储器中。 输入数据被串行转换成对数形式，并且并行地馈送到所有处理单元。 处理单元计算它们各自的产物作为对数域中的添加。 然后，产品转换回正常域。 具有正确符号的产品由相应处理元件的累加器相加。 在最后一个信号数据点已经通过处理元件并且最后的产品被添加到它们各自的和之后，所有复杂的输出信号数据点都是同时完成的。

公开(公告)号：US6032168A

公开(公告)日：2000-02-29

申请号：US911711

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

IPC分类号： G06F7/544 ,  H03H17/02 ,  G06F7/00

CPC分类号： H03H17/0226 ,  G06F7/5443 ,  H03H17/0261 ,  G06F2207/3884 ,  G06F7/483

摘要： In a parallel computer system having N parallel computing units a data pipeline connects all the computing units. In addition the computing units are coupled to a random access memory so that each computing unit is assigned to one column of the memory array. To perform a digital signal processing filter operation the required coefficients are stored in the memory so that one or more different filter operations can be carried out in an interleaved way.

摘要翻译： 在具有N个并行计算单元的并行计算机系统中，数据流水线连接所有计算单元。 此外，计算单元耦合到随机存取存储器，使得每个计算单元被分配给存储器阵列的一列。 为了执行数字信号处理滤波器操作，所需的系数被存储在存储器中，使得可以以交错的方式执行一个或多个不同的滤波器操作。

公开(公告)号：US5946039A

公开(公告)日：1999-08-31

申请号：US911901

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

IPC分类号： G06T9/00 ,  H04N7/26 ,  H04N7/30

CPC分类号： H04N19/126 ,  H04N19/60 ,  H04N19/124

摘要： An encoding system (400) receives samples and coefficients from a bus (422). The system comprises a plurality of parallel operating memory devices (430-k), registers (435-k), computing units (440-k), and accumulator units (460-k). The system (400) further comprises a parallel-to-serial buffer (470) coupled to the accumulator units (440-k) and a pair generator (480) for providing amplitude/index pairs. The system (400) performs encoding steps such as transforming, quantizing, zigzagging, rate controlling, and run-length coding. Transforming is explained for the example of a Forward Discrete Cosine Transformation (FDCT). According to a method (500) of the present invention, zigzagging (510) occurs prior to transforming (570) and performed only once when transformation coefficients are provided to the memory devices (430-k) in a zigzag arrangement. Quantizing occurs prior to transforming by pre-calculating the coefficients with quantizers. Pair generator (480) performes rate-controlling and run-length encoding (550). (with reference to FIGS. 2 and 9)

摘要翻译： 编码系统（400）从总线（422）接收采样和系数。 该系统包括多个并行操作存储器件（430-k），寄存器（435-k），计算单元（440-k）和累加器单元（460-k）。 系统（400）还包括耦合到累加器单元（440-k）的并行 - 串行缓冲器（470）和用于提供振幅/折射率对的一对发生器（480）。 系统（400）执行变换，量化，曲折，速率控制和游程长度编码等编码步骤。 对于前向离散余弦变换（FDCT）的示例解释变换。 根据本发明的方法（500），在变换之前发生锯齿形（510）（570），并且在以Z字形排列向存储器件（430-k）提供变换系数时仅执行一次。 通过用量化器预先计算系数，在变换前进行量化。 配对发生器（480）执行速率控制和游程长度编码（550）。 （参照图2和图9）

公开(公告)号：US6055556A

公开(公告)日：2000-04-25

申请号：US912224

申请日：1997-08-15

申请人： Itzhak Barak ,  Jacob Kirschenbaum ,  Yacov Efrat ,  Shao-Wei Pan

发明人： Itzhak Barak ,  Jacob Kirschenbaum ,  Yacov Efrat ,  Shao-Wei Pan

IPC分类号： G06F17/16 ,  G06F7/00 ,  G06F7/52

CPC分类号： G06F17/16

摘要： A system (400) alternatively performs real matrix operation in a first mode or performs complex matrix multiplication in a second mode. One input matrix (e.g., {B}) stays in a plurality of memory fields (430-k), while the other input matrix (e.g., {A}) is loaded into a plurality of registers (410-k). Parallel operating groups (405-k, 409-(k+1)) combine elements of {A} with elements of {B}. The groups (405-k, 409-(k+1)) comprise the memory fields (430-k), the registers (410-k) as well as computational units (440-k), switches (420-k) and adder units (460-k). The adder units (460-k) are configured by the switches (420-k) to operate as adders or to operate as accumulators, depending on the mode. Adders provide intermediate results and accumulators accumulate these intermediate results (e.g., Sum) to elements of the resulting matrix {C}. For complex multiplication, real (Re) and imaginary (Im) parts of matrix elements are in processed in adjacent groups. The system (400) uses logarithmic representations of the matrix elements and further comprises a log converter (490) and a plurality of inverse log converters (450-k).

摘要翻译： 系统（400）可选地以第一模式执行实矩阵运算或在第二模式中执行复矩阵乘法。 一个输入矩阵（例如{+ E，uns B + EE}）停留在多个存储器场（430-k）中，而另一个输入矩阵（例如，{+ E，uns A + EE}）被加载到 多个寄存器（410-k）。 并行操作组（405-k，409-（k + 1））将{+ E，uns A + EE}的元素与{+ E，uns B + EE}的元素组合。 组（405-k，409-（k + 1））包括存储器字段（430-k），寄存器（410-k）以及计算单元（440-k），开关（420-k）和 加法器单元（460-k）。 加法器单元（460-k）由开关（420-k）配置，作为加法器运行或者作为累加器运行，这取决于模式。 加法器提供中间结果，并且累加器将这些中间结果（例如，Sum）累积到所得矩阵{+ E，C C + EE}的元素。 对于复数乘法，在相邻组中处理矩阵元素的实数（Re）和虚部（Im）部分。 系统（400）使用矩阵元素的对数表示，并且还包括对数转换器（490）和多个逆对数转换器（450-k）。