公开(公告)号：US5968112A

公开(公告)日：1999-10-19

申请号：US923845

申请日：1997-09-04

申请人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： Parallel signal processor (10) (FIG. 2) performs a Fourier Transformation of an input signal; The transformation coefficients are converted once to logarithmic form and stored in a cache memory. The input data is converted serially to logarithmic form, and fed to all processing units in parallel. The processing units compute their respective products as additions in the logarithmic domain. Then, the products are converted back to the normal domain. The products with the correct sign are summed by an accumulator of the respective processing element. After the last signal data point has run through the processing elements and the last products are added to their respective sums, all complex output signal data points are complete simultaneously.

摘要翻译： 并行信号处理器（10）（图2）执行输入信号的傅里叶变换; 变换系数一次转换为对数形式并存储在高速缓冲存储器中。 输入数据被串行转换成对数形式，并且并行地馈送到所有处理单元。 处理单元计算它们各自的产物作为对数域中的添加。 然后，产品转换回正常域。 具有正确符号的产品由相应处理元件的累加器相加。 在最后一个信号数据点已经通过处理元件并且最后的产品被添加到它们各自的和之后，所有复杂的输出信号数据点都是同时完成的。

公开(公告)号：US6023719A

公开(公告)日：2000-02-08

申请号：US923687

申请日：1997-09-04

申请人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： With reference to FIG. 1 signal processor (10) for performing transformations of sets of input data points comprises a memory for storing a first half input data points and a second half input data points, an adder unit for pairwise adding one real part of each one first half input data point and a second half input data point and providing adder output data, and a computing unit for performing transformations upon the adder output data. Addition for data reduction and data transformation are carried out simultaneously by different units.

摘要翻译： 参考图1。 1信号处理器（10）用于执行输入数据点集合的变换，包括用于存储前半个输入数据点和第二半输入数据点的存储器，用于将每个前半个输入数据的一个实部成对加法的加法器单元 点和第二半输入数据点，并提供加法器输出数据;以及计算单元，用于根据加法器输出数据进行变换。 用于数据缩减和数据转换的增加由不同的单元同时进行。

公开(公告)号：US6032168A

公开(公告)日：2000-02-29

申请号：US911711

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

IPC分类号： G06F7/544 ,  H03H17/02 ,  G06F7/00

CPC分类号： H03H17/0226 ,  G06F7/5443 ,  H03H17/0261 ,  G06F2207/3884 ,  G06F7/483

摘要： In a parallel computer system having N parallel computing units a data pipeline connects all the computing units. In addition the computing units are coupled to a random access memory so that each computing unit is assigned to one column of the memory array. To perform a digital signal processing filter operation the required coefficients are stored in the memory so that one or more different filter operations can be carried out in an interleaved way.

摘要翻译： 在具有N个并行计算单元的并行计算机系统中，数据流水线连接所有计算单元。 此外，计算单元耦合到随机存取存储器，使得每个计算单元被分配给存储器阵列的一列。 为了执行数字信号处理滤波器操作，所需的系数被存储在存储器中，使得可以以交错的方式执行一个或多个不同的滤波器操作。

公开(公告)号：US5946039A

公开(公告)日：1999-08-31

申请号：US911901

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

IPC分类号： G06T9/00 ,  H04N7/26 ,  H04N7/30

CPC分类号： H04N19/126 ,  H04N19/60 ,  H04N19/124

摘要： An encoding system (400) receives samples and coefficients from a bus (422). The system comprises a plurality of parallel operating memory devices (430-k), registers (435-k), computing units (440-k), and accumulator units (460-k). The system (400) further comprises a parallel-to-serial buffer (470) coupled to the accumulator units (440-k) and a pair generator (480) for providing amplitude/index pairs. The system (400) performs encoding steps such as transforming, quantizing, zigzagging, rate controlling, and run-length coding. Transforming is explained for the example of a Forward Discrete Cosine Transformation (FDCT). According to a method (500) of the present invention, zigzagging (510) occurs prior to transforming (570) and performed only once when transformation coefficients are provided to the memory devices (430-k) in a zigzag arrangement. Quantizing occurs prior to transforming by pre-calculating the coefficients with quantizers. Pair generator (480) performes rate-controlling and run-length encoding (550). (with reference to FIGS. 2 and 9)

摘要翻译： 编码系统（400）从总线（422）接收采样和系数。 该系统包括多个并行操作存储器件（430-k），寄存器（435-k），计算单元（440-k）和累加器单元（460-k）。 系统（400）还包括耦合到累加器单元（440-k）的并行 - 串行缓冲器（470）和用于提供振幅/折射率对的一对发生器（480）。 系统（400）执行变换，量化，曲折，速率控制和游程长度编码等编码步骤。 对于前向离散余弦变换（FDCT）的示例解释变换。 根据本发明的方法（500），在变换之前发生锯齿形（510）（570），并且在以Z字形排列向存储器件（430-k）提供变换系数时仅执行一次。 通过用量化器预先计算系数，在变换前进行量化。 配对发生器（480）执行速率控制和游程长度编码（550）。 （参照图2和图9）

公开(公告)号：US5884089A

公开(公告)日：1999-03-16

申请号：US949975

申请日：1997-10-14

申请人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

发明人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

IPC分类号： G06F17/10 ,  G06F15/00

CPC分类号： G06F17/10

摘要： A parallel computer processor that performs L1 norm calculations includes a plurality of processing elements and a data pipeline which couples the processing elements. The data vectors for which the L1 norm is to be calculated are stored in storage lines of a cache memory. In operation each processing element accesses data in its private storage column in the cache memory and calculates a term signal. The term signals are added to form the resulting L1 norm.

摘要翻译： 执行L1范数计算的并行计算机处理器包括多个处理元件和耦合处理元件的数据流水线。 将要计算L1范数的数据矢量存储在高速缓存存储器的存储行中。 在操作中，每个处理元件访问高速缓冲存储器中其专用存储列中的数据，并计算一个项信号。 加入术语信号以形成所得的L1范数。

公开(公告)号：US5485487A

公开(公告)日：1996-01-16

申请号：US201736

申请日：1994-02-25

申请人： Yair Orbach ,  Heinrich Iosub ,  Effi Orian

发明人： Yair Orbach ,  Heinrich Iosub ,  Effi Orian

IPC分类号： H03M1/82 ,  G06F1/025 ,  H03K7/08 ,  H03K21/38 ,  H03K23/66

CPC分类号： G06F1/025 ,  H03K23/665 ,  H03K7/08

摘要： A pulse width modulator (20) includes a reconfigurable counter (30) whose width is determined by mode control bits. In one embodiment, a decoder (24) decodes the mode control bits to provide decoded width control signals to the reconfigurable counter (30). The width control signals enable selected least significant counter cells (101-107) of the reconfigurable counter (30) in a binary-to-thermometer fashion. Thus, unused counter cells are disabled, reducing power. The pulse width modulator (20) also includes an output circuit (25) which provides a pulse width modulated output signal having a duty cycle determined by a proportion of a cycle of the reconfigurable counter (30) during which a comparator (23) detects that an output of the reconfigurable counter (30) has reached a value of an input number. A portion of the comparator (23) may also be disabled in response to the width control signals.

摘要翻译： 脉冲宽度调制器（20）包括可重构计数器（30），其宽度由模式控制位确定。 在一个实施例中，解码器（24）解码模式控制位以向可重构计数器（30）提供解码的宽度控制信号。 宽度控制信号以二进制到温度计的方式启用可重构计数器（30）的所选择的最小有效计数器单元（101-107）。 因此，未使用的计数器单元被禁用，从而降低功率。 脉宽调制器（20）还包括输出电路（25），该输出电路（25）提供脉冲宽度调制的输出信号，该输出信号具有由可重构计数器（30）的一个周期的比例确定的占空比，在此期间比较器（23）检测到 可重构计数器（30）的输出已经达到输入数的值。 比较器（23）的一部分也可以响应于宽度控制信号被禁用。

公开(公告)号：US5428639A

公开(公告)日：1995-06-27

申请号：US202060

申请日：1994-02-25

申请人： Yair Orbach ,  Heinrich Iosub ,  Effi Orian

发明人： Yair Orbach ,  Heinrich Iosub ,  Effi Orian

IPC分类号： H03M5/08 ,  H03K7/08

CPC分类号： H03K7/08

摘要： A pulse width modulator (PWM) (20) receives a two's complement input number and separates a sign bit from remaining less significant bits. The PWM converts these bits into an unsigned number in dependence on the sign bit. A comparator (41) provides a compare output signal in response to an output of a counter (30) equaling the unsigned number. An output circuit (25) provides first and second pulse width modulated signals for a length of time determined by the output of the comparator (41) in dependence on whether the sign bit indicates a positive or negative sign. In one embodiment, the PWM (20) converts a negative two's complement number to the unsigned number by one's complementing the least significant bits, and the output circuit (25) keeps the second pulse width modulated signal active for one additional clock cycle to fully convert to two's complement form, without the need for a carry operation.

摘要翻译： 脉冲宽度调制器（PWM）（20）接收二进制补码输入数，并将符号位与剩余的较低有效位分开。 PWM根据符号位将这些位转换为无符号数。 比较器（41）响应于等于无符号数的计数器（30）的输出提供比较输出信号。 输出电路（25）根据符号位是否表示正号或负号，提供由比较器（41）的输出确定的时间长度的第一和第二脉冲宽度调制信号。 在一个实施例中，PWM（20）通过补充最低有效位将负二进制补码转换为无符号数，并且输出电路（25）使第二脉宽调制信号保持一个附加时钟周期以完全转换 以二进制补码形式，不需要携带操作。