公开(公告)号：US6032168A

公开(公告)日：2000-02-29

申请号：US911711

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

IPC分类号： G06F7/544 ,  H03H17/02 ,  G06F7/00

CPC分类号： H03H17/0226 ,  G06F7/5443 ,  H03H17/0261 ,  G06F2207/3884 ,  G06F7/483

摘要： In a parallel computer system having N parallel computing units a data pipeline connects all the computing units. In addition the computing units are coupled to a random access memory so that each computing unit is assigned to one column of the memory array. To perform a digital signal processing filter operation the required coefficients are stored in the memory so that one or more different filter operations can be carried out in an interleaved way.

摘要翻译： 在具有N个并行计算单元的并行计算机系统中，数据流水线连接所有计算单元。 此外，计算单元耦合到随机存取存储器，使得每个计算单元被分配给存储器阵列的一列。 为了执行数字信号处理滤波器操作，所需的系数被存储在存储器中，使得可以以交错的方式执行一个或多个不同的滤波器操作。

公开(公告)号：US5884089A

公开(公告)日：1999-03-16

申请号：US949975

申请日：1997-10-14

申请人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

发明人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

IPC分类号： G06F17/10 ,  G06F15/00

CPC分类号： G06F17/10

摘要： A parallel computer processor that performs L1 norm calculations includes a plurality of processing elements and a data pipeline which couples the processing elements. The data vectors for which the L1 norm is to be calculated are stored in storage lines of a cache memory. In operation each processing element accesses data in its private storage column in the cache memory and calculates a term signal. The term signals are added to form the resulting L1 norm.

摘要翻译： 执行L1范数计算的并行计算机处理器包括多个处理元件和耦合处理元件的数据流水线。 将要计算L1范数的数据矢量存储在高速缓存存储器的存储行中。 在操作中，每个处理元件访问高速缓冲存储器中其专用存储列中的数据，并计算一个项信号。 加入术语信号以形成所得的L1范数。

公开(公告)号：US6023719A

公开(公告)日：2000-02-08

申请号：US923687

申请日：1997-09-04

申请人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： With reference to FIG. 1 signal processor (10) for performing transformations of sets of input data points comprises a memory for storing a first half input data points and a second half input data points, an adder unit for pairwise adding one real part of each one first half input data point and a second half input data point and providing adder output data, and a computing unit for performing transformations upon the adder output data. Addition for data reduction and data transformation are carried out simultaneously by different units.

摘要翻译： 参考图1。 1信号处理器（10）用于执行输入数据点集合的变换，包括用于存储前半个输入数据点和第二半输入数据点的存储器，用于将每个前半个输入数据的一个实部成对加法的加法器单元 点和第二半输入数据点，并提供加法器输出数据;以及计算单元，用于根据加法器输出数据进行变换。 用于数据缩减和数据转换的增加由不同的单元同时进行。

公开(公告)号：US5946039A

公开(公告)日：1999-08-31

申请号：US911901

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

IPC分类号： G06T9/00 ,  H04N7/26 ,  H04N7/30

CPC分类号： H04N19/126 ,  H04N19/60 ,  H04N19/124

摘要： An encoding system (400) receives samples and coefficients from a bus (422). The system comprises a plurality of parallel operating memory devices (430-k), registers (435-k), computing units (440-k), and accumulator units (460-k). The system (400) further comprises a parallel-to-serial buffer (470) coupled to the accumulator units (440-k) and a pair generator (480) for providing amplitude/index pairs. The system (400) performs encoding steps such as transforming, quantizing, zigzagging, rate controlling, and run-length coding. Transforming is explained for the example of a Forward Discrete Cosine Transformation (FDCT). According to a method (500) of the present invention, zigzagging (510) occurs prior to transforming (570) and performed only once when transformation coefficients are provided to the memory devices (430-k) in a zigzag arrangement. Quantizing occurs prior to transforming by pre-calculating the coefficients with quantizers. Pair generator (480) performes rate-controlling and run-length encoding (550). (with reference to FIGS. 2 and 9)

摘要翻译： 编码系统（400）从总线（422）接收采样和系数。 该系统包括多个并行操作存储器件（430-k），寄存器（435-k），计算单元（440-k）和累加器单元（460-k）。 系统（400）还包括耦合到累加器单元（440-k）的并行 - 串行缓冲器（470）和用于提供振幅/折射率对的一对发生器（480）。 系统（400）执行变换，量化，曲折，速率控制和游程长度编码等编码步骤。 对于前向离散余弦变换（FDCT）的示例解释变换。 根据本发明的方法（500），在变换之前发生锯齿形（510）（570），并且在以Z字形排列向存储器件（430-k）提供变换系数时仅执行一次。 通过用量化器预先计算系数，在变换前进行量化。 配对发生器（480）执行速率控制和游程长度编码（550）。 （参照图2和图9）

公开(公告)号：US5485456A

公开(公告)日：1996-01-16

申请号：US326972

申请日：1994-10-21

申请人： Ronen Shtayer ,  Roni Eliyahu ,  Yehuda Shvager ,  Yaron Ben-Arie

发明人： Ronen Shtayer ,  Roni Eliyahu ,  Yehuda Shvager ,  Yaron Ben-Arie

IPC分类号： H04J3/24 ,  H04L12/56 ,  H04Q11/04

CPC分类号： H04J3/247 ,  H04Q11/0478 ,  H04L2012/5616 ,  H04L2012/5672

摘要： An asynchronous transfer mode (ATM) system has a plurality of physical layers (24, 50, 52, and 26) coupled to one ATM layer (12) for communicating ATM data cells. In order to allow bi-directional communication, both the receive interface and the transmit interface of FIGS. 14 and 15 are coupled between the ATM layer and each physical (PHY) layer in the plurality of physical layers. In order to identify which physical layer of the plurality of physical layers is to either receive or transmit a data cell, a physical layer ID byte is transmitted along with the UTOPIA protocol multi-byte ATM data cell to address one physical layer in the plurality of physical layers.

摘要翻译： 异步传输模式（ATM）系统具有耦合到一个ATM层（12）的多个物理层（24,50,52和26），用于传送ATM数据单元。 为了允许双向通信，图1和图2的接收接口和发送接口都是可以的。 14和15耦合在多个物理层中的ATM层和每个物理（PHY）层之间。 为了识别多个物理层的哪个物理层要接收或发送数据单元，物理层ID字节与UTOPIA协议多字节ATM数据单元一起发送以寻址多个物理层中的一个物理层 物理层。

公开(公告)号：US08731568B1

公开(公告)日：2014-05-20

申请号：US12240488

申请日：2008-09-29

申请人： Bracha Epstein ,  Yaron Ben-Arie

发明人： Bracha Epstein ,  Yaron Ben-Arie

IPC分类号： H04W40/00

CPC分类号： H04W16/14 ,  H04W52/243

摘要： Aspects of the disclosure provide a device for managing wireless communication. The device can include an interface module coupled to at least a first wireless device. The first wireless device can communicate with a second wireless device using a first radio frequency (RF) signal that potentially interferes at least a second RF signal communicating between a third wireless device and a fourth wireless device. Further, the device can include a coexistence communication manager (CCM) configured to instruct at least the first wireless device to change at least the first RF signal according to an interference mitigation strategy that is determined based on status profiles of at least the first wireless device when the first RF signal interferes with at least the second RF signal.

摘要翻译： 本公开的方面提供了一种用于管理无线通信的设备。 该设备可以包括耦合到至少第一无线设备的接口模块。 第一无线设备可以使用可能干扰在第三无线设备和第四无线设备之间通信的至少第二RF信号的第一射频（RF）信号来与第二无线设备进行通信。 此外，设备可以包括共存通信管理器（CCM），其被配置为指示至少第一无线设备至少根据至少第一无线设备的状态简档确定的干扰减轻策略来改变第一RF信号 当第一RF信号至少干扰第二RF信号时。

公开(公告)号：US5968112A

公开(公告)日：1999-10-19

申请号：US923845

申请日：1997-09-04

申请人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： Parallel signal processor (10) (FIG. 2) performs a Fourier Transformation of an input signal; The transformation coefficients are converted once to logarithmic form and stored in a cache memory. The input data is converted serially to logarithmic form, and fed to all processing units in parallel. The processing units compute their respective products as additions in the logarithmic domain. Then, the products are converted back to the normal domain. The products with the correct sign are summed by an accumulator of the respective processing element. After the last signal data point has run through the processing elements and the last products are added to their respective sums, all complex output signal data points are complete simultaneously.

摘要翻译： 并行信号处理器（10）（图2）执行输入信号的傅里叶变换; 变换系数一次转换为对数形式并存储在高速缓冲存储器中。 输入数据被串行转换成对数形式，并且并行地馈送到所有处理单元。 处理单元计算它们各自的产物作为对数域中的添加。 然后，产品转换回正常域。 具有正确符号的产品由相应处理元件的累加器相加。 在最后一个信号数据点已经通过处理元件并且最后的产品被添加到它们各自的和之后，所有复杂的输出信号数据点都是同时完成的。

公开(公告)号：US5721871A

公开(公告)日：1998-02-24

申请号：US598934

申请日：1996-02-09

申请人： Avi Ginsberg ,  Yaniv Shapira ,  Yaron Ben-Arie ,  Benjamin Rosen

发明人： Avi Ginsberg ,  Yaniv Shapira ,  Yaron Ben-Arie ,  Benjamin Rosen

IPC分类号： G06F13/12 ,  G06F13/16 ,  G06F12/14

CPC分类号： G06F13/126 ,  G06F13/1673

摘要： A memory system (3) for storing data messages communicated between a processor unit (13) and a communication module (11) comprises a memory array (4) having a plurality of memory buffers (B0-BM) for storing the data messages. First logic circuitry (28) generates a lock signal for a memory buffer which lock signal is valid when the processor trait (13) reads the first data word of the data message stored in the memory buffer whilst the memory buffer is not being accessed by the communication module (11). Module decode logic (22) coupled to receive the lock signal prevents the communication module (11) from writing a data message to a memory buffer when a valid lock signal has been generated for that memory buffer. The memory system (3) further comprises second logic circuitry (30) for providing a busy signal to the processor unit (13) when the processor unit reads the first data word from a memory buffer. The busy signal forms part of the first data word read from the memory buffer, and its logic state indicates whether or not the memory buffer is being written to by the communication module (11).

摘要翻译： 一种用于存储在处理器单元（13）和通信模块（11）之间传送的数据消息的存储器系统（3）包括具有用于存储数据消息的多个存储器缓冲器（B0-BM）的存储器阵列（4）。 第一逻辑电路（28）产生用于存储器缓冲器的锁定信号，当处理器特征（13）读取存储在存储器缓冲器中的数据消息的第一数据字时，该锁定信号有效，同时存储器缓冲器不被 通信模块（11）。 耦合到接收锁定信号的模块解码逻辑（22）防止当为该存储器缓冲器生成有效的锁定信号时，通信模块（11）将数据消息写入存储器缓冲器。 存储器系统（3）还包括第二逻辑电路（30），用于当处理器单元从存储器缓冲器读取第一数据字时，向处理器单元（13）提供忙信号。 忙信号形成从存储器缓冲器读取的第一数据字的一部分，其逻辑状态指示存储器缓冲器是否被通信模块（11）写入。

公开(公告)号：US5418786A

公开(公告)日：1995-05-23

申请号：US261513

申请日：1994-06-17

申请人： Bruce a. Loyer ,  Yaron Ben-Arie

发明人： Bruce a. Loyer ,  Yaron Ben-Arie

IPC分类号： H04L12/56 ,  H04Q11/04 ,  H04L29/10

CPC分类号： H04Q11/0478 ,  H04L2012/563

摘要： An asynchronous transfer mode (ATM) layer (10) is coupled to one or more physical layers (PHY layer) (12) via a plurality of conductors (14 and 16). The conductors (14 and 16) allow bi-directional communication of ATM data cells between the layers (10 and 12) using the UTOPIA protocol. In addition, the ATM layer (10) and the PHY layer (12) can communicate one or more status bytes and one or more physical identification (PHY ID) bytes to each other prior to the communication of an ATM data cell. This addition of the communication of one or more status bytes and one or more physical identification (PHY ID) bytes is fully compatible with the currently accepted UTOPIA standard and therefore adds new ATM functionality without compromising the widely-accepted UTOPIA standard for ATM.

摘要翻译： 异步传输模式（ATM）层（10）经由多个导体（14和16）耦合到一个或多个物理层（PHY层）（12）。 导体（14和16）允许使用UTOPIA协议在层（10和12）之间进行ATM数据单元的双向通信。 此外，ATM层（10）和PHY层（12）可以在ATM数据单元通信之前将一个或多个状态字节和一个或多个物理标识（PHY ID）字节传送给彼此。 一个或多个状态字节和一个或多个物理标识（PHY ID）字节的通信的这种添加与当前接受的UTOPIA标准完全兼容，因此添加新的ATM功能而不损害广泛接受的用于ATM的UTOPIA标准。

公开(公告)号：US5951629A

公开(公告)日：1999-09-14

申请号：US929607

申请日：1997-09-15

申请人： Elon Wertheim ,  Dahan Zion ,  Yaron Ben-Arie ,  Shao-Wei Pan

发明人： Elon Wertheim ,  Dahan Zion ,  Yaron Ben-Arie ,  Shao-Wei Pan

IPC分类号： G06F7/52 ,  G06F7/556 ,  G06F5/01

CPC分类号： G06F7/5235 ,  G06F7/556

摘要： A parallel processor (110) operates in the LOG domain. A LOG converter (114) receives input data in the NORMAL and converts it to the LOG domain for processing in the parallel processing units PPU-k. Scaling of the input data, is performed in the LOG converter (114) without need for additional multipliers. A constant factor is added to the LOG input data during the LOG conversion process using existing LOG adders already present to perform the LOG conversion. Thus, less total circuitry is needed and the processor can be made more compact, more efficient and less costly.

摘要翻译： 并行处理器（110）在LOG域中操作。 LOG转换器（114）接收NORMAL中的输入数据并将其转换为LOG域以在并行处理单元PPU-k中进行处理。 在LOG转换器（114）中执行输入数据的缩放，而不需要额外的乘法器。 在LOG转换过程中，使用已经存在的LOG加法器来执行LOG转换，将恒定因子添加到LOG输入数据。 因此，需要更少的总电路，并且可以使处理器更紧凑，更有效且成本更低。