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    Instruction and Logic for a Memory Ordering Buffer
    1.
    发明申请
    Instruction and Logic for a Memory Ordering Buffer 有权
    内存订购缓冲区的指令和逻辑

    公开(公告)号：US20150277975A1

    公开(公告)日：2015-10-01

    申请号：US14229007

    申请日：2014-03-28

    申请人： John H. Kelm ,  Denis M. Khartikov ,  Naveen Neelakantam

    发明人： John H. Kelm ,  Denis M. Khartikov ,  Naveen Neelakantam

    IPC分类号： G06F9/48 ,  G06F9/30 ,  G06F12/08

    CPC分类号： G06F9/30043 ,  G06F9/3004 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30174 ,  G06F9/3808 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3861

    摘要： A processor includes an allocator with logic assigning alias hardware resources to instructions within an atomic region of instructions. The atomic region includes reordered instructions. The processor also includes a dispatcher with logic to dispatch instructions from the atomic region of instructions for execution. Furthermore, the processor includes a memory execution unit with logic to populate the memory execution unit with the instructions from the atomic region of instructions including reordered instructions, receive snoop requests and determine whether the snoop request matches memory address data of elements within the memory execution unit, and prevent reassignment of alias hardware resources for any load instructions that are eligible to match the snoop requests.

    摘要翻译： 处理器包括具有向指令的原子区域内的指令分配别名硬件资源的逻辑的分配器。 原子区域包括重新排序的指令。 该处理器还包括一个调度器，该调度器具有从用于执行的指令的原子区域分派指令的逻辑。 此外，处理器包括具有逻辑的存储器执行单元，该逻辑使用来自包括重新排序的指令，接收窥探请求的指令的原子区域的指令来填充存储器执行单元，并且确定窥探请求是否匹配存储器执行单元内的元素的存储器地址数据 ，并且防止别名硬件资源重新分配给符合snoop请求的任何加载指令。

    Checkpoints associated with an out of order architecture
    2.
    发明授权
    Checkpoints associated with an out of order architecture 有权
    与乱序架构相关联的检查点

    公开(公告)号：US09256497B2

    公开(公告)日：2016-02-09

    申请号：US14224233

    申请日：2014-03-25

    申请人： Denis M. Khartikov ,  John H. Kelm ,  Naveen Neelakantam

    发明人： Denis M. Khartikov ,  John H. Kelm ,  Naveen Neelakantam

    IPC分类号： G06F11/00 ,  G06F11/14 ,  G06F9/30

    CPC分类号： G06F9/30145 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3863 ,  G06F11/1407

    摘要： A checkpoint technique associated with an out of order based architecture of a processing device is described. An instruction may be received by its retirement unit and an identification as to whether the instruction is associated with a speculative error is performed. If the instruction is associated with the speculative error, then a first operation may be performed to replace state values of a first checkpoint of the processing device with state values of a second checkpoint. If the instruction is not associated with the speculative error, then the second checkpoint state may be updated based on the instruction.

    摘要翻译： 描述了与处理设备的基于无序的架构相关联的检查点技术。 其退出单元可以接收指令，并且执行关于指令是否与推测性错误相关联的标识。 如果指令与推测性错误相关联，则可以执行第一操作以用第二检查点的状态值替换处理设备的第一检查点的状态值。 如果该指令不与推测性错误相关联，则可以基于指令更新第二检查点状态。

    Instruction and logic for a memory ordering buffer
    3.
    发明授权
    Instruction and logic for a memory ordering buffer 有权
    存储器排序缓冲区的指令和逻辑

    公开(公告)号：US09569212B2

    公开(公告)日：2017-02-14

    申请号：US14229007

    申请日：2014-03-28

    申请人： John H. Kelm ,  Denis M. Khartikov ,  Naveen Neelakantam

    发明人： John H. Kelm ,  Denis M. Khartikov ,  Naveen Neelakantam

    IPC分类号： G06F9/30 ,  G06F9/38

    CPC分类号： G06F9/30043 ,  G06F9/3004 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30174 ,  G06F9/3808 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3861

    摘要： A processor includes an allocator with logic assigning alias hardware resources to instructions within an atomic region of instructions. The atomic region includes reordered instructions. The processor also includes a dispatcher with logic to dispatch instructions from the atomic region of instructions for execution. Furthermore, the processor includes a memory execution unit with logic to populate the memory execution unit with the instructions from the atomic region of instructions including reordered instructions, receive snoop requests and determine whether the snoop request matches memory address data of elements within the memory execution unit, and prevent reassignment of alias hardware resources for any load instructions that are eligible to match the snoop requests.

    摘要翻译： 处理器包括具有向指令的原子区域内的指令分配别名硬件资源的逻辑分配器。 原子区域包括重新排序的指令。 该处理器还包括一个调度器，该调度器具有从用于执行的指令的原子区域分派指令的逻辑。 此外，处理器包括具有逻辑的存储器执行单元，该逻辑使用来自包括重新排序的指令，接收窥探请求的指令的原子区域的指令来填充存储器执行单元，并且确定窥探请求是否匹配存储器执行单元内的元素的存储器地址数据 ，并且防止别名硬件资源重新分配给符合snoop请求的任何加载指令。

    LOCK ELISION WITH BINARY TRANSLATION BASED PROCESSORS
    4.
    发明申请
    LOCK ELISION WITH BINARY TRANSLATION BASED PROCESSORS 审中-公开
    基于二进制翻译的处理器的锁定

    公开(公告)号：US20150277914A1

    公开(公告)日：2015-10-01

    申请号：US14227014

    申请日：2014-03-27

    申请人： John H. Kelm ,  Naveen Neelakantam ,  Denis M. Khartikov

    发明人： John H. Kelm ,  Naveen Neelakantam ,  Denis M. Khartikov

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30087 ,  G06F9/45516 ,  G06F9/4552

    摘要： Generally, this disclosure provides systems, devices, methods and computer readable media for detection and exploitation of lock elision opportunities with binary translation based processors. The device may include a dynamic binary translation (DBT) module to translate a region of code from a first instruction set architecture (ISA) to translated code in a second ISA and to detect and elide a lock associated with a critical section of the region of code. The device may also include a processor to speculatively execute the translated code in the critical section. The device may further include a transactional support processor to detect a memory access conflict associated with the lock and/or critical section during the speculative execution, roll back the speculative execution in response to the detection, and commit the speculative execution in the absence of the detection.

    摘要翻译： 通常，本公开提供了用于基于二进制翻译的处理器来检测和利用锁定机会的系统，设备，方法和计算机可读介质。 该设备可以包括动态二进制转换（DBT）模块，以将来自第一指令集体系结构（ISA）的代码区域转换为第二ISA中的转换代码，并且检测和删除与该区域的关键部分相关联的锁定 码。 该设备还可以包括在临界区域中推测性地执行转换的代码的处理器。 该装置还可以包括事务支持处理器，用于在推测性执行期间检测与锁和/或关键部分相关联的存储器访问冲突，以响应于该检测来回滚推测性执行，并且在没有 检测。

    Instruction and Logic for a Logical Move in an Out-Of-Order Processor
    5.
    发明申请
    Instruction and Logic for a Logical Move in an Out-Of-Order Processor 有权
    用于在乱序处理器中逻辑移动的指令和逻辑

    公开(公告)号：US20150277911A1

    公开(公告)日：2015-10-01

    申请号：US14229179

    申请日：2014-03-28

    申请人： Denis M. Khartikov ,  Rupert Brauch ,  Raul Martinez ,  Naveen Neelakantam ,  Thang Vu

    发明人： Denis M. Khartikov ,  Rupert Brauch ,  Raul Martinez ,  Naveen Neelakantam ,  Thang Vu

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/3017 ,  G06F9/384 ,  G06F9/3855

    摘要： A processor includes allocation unit with logic to receive a logical move instruction. The logical move instruction includes a source logical register as a source parameter and a destination logical register as a destination parameter. The source logical register is assigned to a source physical register and the destination logical register is assigned to a destination physical register. The allocation unit includes logic to assign a first value of the source logical register to the destination logical register and to maintain a second value of the destination physical register before and after the assignment of the first value to the destination logical register.

    摘要翻译： 处理器包括具有用于接收逻辑移动指令的逻辑的分配单元。 逻辑移动指令包括作为源参数的源逻辑寄存器和作为目的地参数的目的地逻辑寄存器。 源逻辑寄存器被分配给源物理寄存器，目的地逻辑寄存器被分配给目的物理寄存器。 分配单元包括将源逻辑寄存器的第一值分配给目的地逻辑寄存器并且在将第一值分配给目的地逻辑寄存器之前和之后维持目的物理寄存器的第二值的逻辑。