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    Scalable shader architecture
    1.
    发明授权
    Scalable shader architecture 有权
    可扩展着色器架构

    公开(公告)号：US07385607B2

    公开(公告)日：2008-06-10

    申请号：US10938042

    申请日：2004-09-10

    申请人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J. M. Toksvig ,  Johnny S. Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    发明人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J. M. Toksvig ,  Johnny S. Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    IPC分类号： G06F15/16 ,  G06F15/80 ,  G06T1/20

    CPC分类号： G06T15/005

    摘要： A scalable shader architecture is disclosed. In accord with that architecture, a shader includes multiple shader pipelines, each of which can perform processing operations on rasterized pixel data. Shader pipelines can be functionally removed as required, thus preventing a defective shader pipeline from causing a chip rejection. The shader includes a shader distributor that processes rasterized pixel data and then selectively distributes the processed rasterized pixel data to the various shader pipelines, beneficially in a manner that balances workloads. A shader collector formats the outputs of the various shader pipelines into proper order to form shaded pixel data. A shader instruction processor (scheduler) programs the individual shader pipelines to perform their intended tasks. Each shader pipeline has a shader gatekeeper that interacts with the shader distributor and with the shader instruction processor such that pixel data that passes through the shader pipelines is controlled and processed as required.

    摘要翻译： 公开了可扩展着色器架构。 根据该架构，着色器包括多个着色器管线，每个着色器管线可以对光栅化像素数据执行处理操作。 着色器管线可以根据需要进行功能删除，从而防止着色器流水线造成芯片排斥。 着色器包括一个着色器分配器，用于处理光栅化的像素数据，然后有选择地将经处理的光栅化像素数据分配到各种着色器管道，有利于平衡工作负载。 着色器收集器将各种着色器管线的输出格式化为正确的顺序，以形成阴影像素数据。 着色器指令处理器（调度器）对各个着色器管线进行编程，以执行其预期任务。 每个着色器管道具有与着色器分配器和着色器指令处理器交互的着色器网守，使得通过着色器管线的像素数据被根据需要被控制和处理。

    Scalable shader architecture
    2.
    发明授权
    Scalable shader architecture 有权
    可扩展着色器架构

    公开(公告)号：US07852340B2

    公开(公告)日：2010-12-14

    申请号：US11957358

    申请日：2007-12-14

    申请人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J.M. Toksvig ,  Johnny S Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    发明人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J.M. Toksvig ,  Johnny S Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    IPC分类号： G06F15/80 ,  G06T15/50 ,  G06T15/00

    CPC分类号： G06T15/005

    摘要： A scalable shader architecture is disclosed. In accord with that architecture, a shader includes multiple shader pipelines, each of which can perform processing operations on rasterized pixel data. Shader pipelines can be functionally removed as required, thus preventing a defective shader pipeline from causing a chip rejection. The shader includes a shader distributor that processes rasterized pixel data and then selectively distributes the processed rasterized pixel data to the various shader pipelines, beneficially in a manner that balances workloads. A shader collector formats the outputs of the various shader pipelines into proper order to form shaded pixel data. A shader instruction processor (scheduler) programs the individual shader pipelines to perform their intended tasks. Each shader pipeline has a shader gatekeeper that interacts with the shader distributor and with the shader instruction processor such that pixel data that passes through the shader pipelines is controlled and processed as required.

    摘要翻译： 公开了可扩展着色器架构。 根据该架构，着色器包括多个着色器管线，每个着色器管线可以对光栅化像素数据执行处理操作。 着色器管线可以根据需要进行功能删除，从而防止着色器流水线造成芯片排斥。 着色器包括一个着色器分配器，用于处理光栅化的像素数据，然后有选择地将经处理的光栅化像素数据分配到各种着色器管道，有利于平衡工作负载。 着色器收集器将各种着色器管线的输出格式化为正确的顺序，以形成阴影像素数据。 着色器指令处理器（调度器）对各个着色器管线进行编程，以执行其预期任务。 每个着色器管道具有与着色器分配器和着色器指令处理器交互的着色器网守，使得通过着色器管线的像素数据被根据需要被控制和处理。

    Fragment processor having dual mode register file
    3.
    发明授权
    Fragment processor having dual mode register file 有权
    片段处理器具有双模式寄存器文件

    公开(公告)号：US07821520B1

    公开(公告)日：2010-10-26

    申请号：US11009471

    申请日：2004-12-10

    申请人： Rui M. Bastos ,  Karim M. Abdalla ,  Sean J. Treichler ,  Emmett M. Kilgariff

    发明人： Rui M. Bastos ,  Karim M. Abdalla ,  Sean J. Treichler ,  Emmett M. Kilgariff

    IPC分类号： G09G5/36 ,  G06T1/20 ,  G06F15/16

    CPC分类号： G06T1/20

    摘要： A new, useful, and non-obvious shader processor architecture having a shader register file that acts both as an internal storage register file for temporarily storing data within the shader processor and as a First-In First-Out (FIFO) buffer for a subsequent module. Some embodiments include automatic, programmable hardware conversion between numeric formats, for example, between floating point data and fixed point data.

    摘要翻译： 一种新的，有用的和不可见的着色器处理器架构，其具有着色器寄存器文件，其既用作内部存储寄存器文件，用于在着色器处理器内临时存储数据，并作为先进先出（FIFO）缓冲器，用于后续 模块。 一些实施例包括数字格式之间的自动，可编程硬件转换，例如在浮点数据和固定点数据之间。

    Increased scalability in the fragment shading pipeline
    4.
    发明授权
    Increased scalability in the fragment shading pipeline 有权
    增加片段着色管道中的可扩展性

    公开(公告)号：US07218291B2

    公开(公告)日：2007-05-15

    申请号：US10940070

    申请日：2004-09-13

    申请人： Karim M. Abdalla ,  Emmett M. Kilgariff ,  Rui M. Bastos

    发明人： Karim M. Abdalla ,  Emmett M. Kilgariff ,  Rui M. Bastos

    IPC分类号： G09G1/14 ,  G06T15/50

    CPC分类号： G06T11/40 ,  G06T15/005 ,  G06T15/50 ,  G06T15/80

    摘要： A fragment processor includes a fragment shader distributor, a fragment shader collector, and a plurality of fragment shader pipelines. Each fragment shader pipeline executes a fragment shader program on a segment of fragments. The plurality of fragment shader pipelines operate in parallel, executing the same or different fragment shader programs. The fragment shader distributor receives a stream of fragments from a rasterization unit and dispatches a portion of the stream of fragments to a selected fragment shader pipeline until the capacity of the selected fragment shader pipeline is reached. The fragment shader distributor then selects another fragment shader pipeline. The capacity of each of the fragment shader pipelines is limited by several different resources. As the fragment shader distributor dispatches fragments, it tracks the remaining available resources of the selected fragment shader pipeline. A fragment shader collector retrieves processed fragments from the plurality of fragment shader pipelines.

    摘要翻译： 片段处理器包括片段着色器分配器，片段着色器收集器和多个片段着色器管线。 每个片段着色器流水线在片段片段上执行片段着色器程序。 多个片段着色器管线并行操作，执行相同或不同的片段着色器程序。 片段着色器分配器从光栅化单元接收片段流，并将片段流的一部分分派到所选择的片段着色器管线，直到达到所选片段着色器管线的容量。 片段着色器分配器然后选择另一个片段着色器管道。 每个片段着色器管道的容量受到几个不同的资源的限制。 当片段着色器分配器调度片段时，它会跟踪所选片段着色器管道的剩余可用资源。 片段着色器收集器从多个片段着色器管道中检索已处理的片段。

    Time slice processing of tessellation and geometry shaders
    5.
    发明授权
    Time slice processing of tessellation and geometry shaders 有权
    镶嵌和几何着色器的时间片处理

    公开(公告)号：US09436969B2

    公开(公告)日：2016-09-06

    申请号：US13208256

    申请日：2011-08-11

    申请人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    发明人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    IPC分类号： G06T1/20

    CPC分类号： G06T1/20

    摘要： One embodiment of the present invention sets forth a technique for redistributing geometric primitives generated by tessellation and geometry shaders for processing by multiple graphics pipelines. Geometric primitives that are generated in a first processing cycle are collected and redistributed more evenly and in smaller tasks to the multiple graphics pipelines for vertex processing in a second processing cycle. The smaller tasks do not exceed the resource limits of a graphics pipeline and the per-vertex processing workloads of the graphics pipelines in the second cycle are balanced and make full use of resources. Therefore, the performance of the tessellation and geometry shaders is improved.

    摘要翻译： 本发明的一个实施例提出了一种用于重新分配由镶嵌和几何着色器生成的几何图元以用于由多个图形管线进行处理的技术。 在第一个处理周期中生成的几何图元在第二个处理周期中被收集并且更均匀地并且在更小的任务中重新分布到用于顶点处理的多个图形流水线。 较小的任务不超过图形管道的资源限制，并且第二周期中的图形管道的每顶点处理工作负载平衡并充分利用资源。 因此，纹理和几何着色器的性能得到改善。

    TIME SLICE PROCESSING OF TESSELLATION AND GEOMETRY SHADERS
    8.
    发明申请
    TIME SLICE PROCESSING OF TESSELLATION AND GEOMETRY SHADERS 有权
    测量和几何学家的时间片加工

    公开(公告)号：US20130038620A1

    公开(公告)日：2013-02-14

    申请号：US13208256

    申请日：2011-08-11

    申请人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    发明人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    IPC分类号： G09G5/00 ,  G06T1/00

    CPC分类号： G06T1/20

    摘要： One embodiment of the present invention sets forth a technique for redistributing geometric primitives generated by tessellation and geometry shaders for processing by multiple graphics pipelines. Geometric primitives that are generated in a first processing cycle are collected and redistributed more evenly and in smaller tasks to the multiple graphics pipelines for vertex processing in a second processing cycle. The smaller tasks do not exceed the resource limits of a graphics pipeline and the per-vertex processing workloads of the graphics pipelines in the second cycle are balanced and make full use of resources. Therefore, the performance of the tessellation and geometry shaders is improved.

    摘要翻译： 本发明的一个实施例提出了一种用于重新分配由镶嵌和几何着色器生成的几何图元以用于由多个图形管线进行处理的技术。 在第一个处理周期中生成的几何图元在第二个处理周期中被收集并且更均匀地并且在更小的任务中重新分布到用于顶点处理的多个图形流水线。 较小的任务不超过图形管道的资源限制，并且第二周期中的图形管道的每顶点处理工作负载平衡并充分利用资源。 因此，纹理和几何着色器的性能得到改善。