公开(公告)号：US07489163B2

公开(公告)日：2009-02-10

申请号：US11869921

申请日：2007-10-10

申请人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Christopher B. Reynolds ,  Jack R. Smith ,  Sebastian T. Ventrone ,  Keith R. Williams

发明人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Christopher B. Reynolds ,  Jack R. Smith ,  Sebastian T. Ventrone ,  Keith R. Williams

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： H03K19/17776 ,  H03K19/17732 ,  H03K19/17756 ,  H03K19/17772

摘要： A field programmable gate array (FPGA) device including a non-non-programming-based default power-on electronic configuration. The non-non-programming-based default power-on electronic configuration defines a default state to initial a first logic function. Upon power-up, the FPGA device would be enabled to enter the default state without having first to be configured via a conventional programming mode, thus saving precious processing time during power-up. Several embodiments are disclosed, such as a mask via circuit, an asynchronized set/reset circuit, an unbalanced latch circuit and a flush and scan circuit. A related method is also disclosed to reduce the memory size dedicated to the first logic function to facilitate further programming after power-up. In addition to time saving and further programming, the FPGA device can also allow partial or incremental programming to expand the full functionality to match customer's different needs.

摘要翻译： 包括非基于非编程的默认开机电子配置的现场可编程门阵列（FPGA）设备。 非基于非编程的默认开机电子配置定义了初始化第一逻辑功能的默认状态。 上电时，FPGA器件将能够进入默认状态，而不必首先通过常规编程模式进行配置，从而在上电时节省宝贵的处理时间。 公开了几个实施例，例如掩模通孔电路，异步设置/复位电路，不平衡锁存电路和冲洗和扫描电路。 还公开了一种相关方法，以减少专用于第一逻辑功能的存储器大小，以便在上电之后进一步编程。 除了节省时间和进一步的编程之外，FPGA器件还可以允许部分或增量编程扩展完整的功能以满足客户的不同需求。

公开(公告)号：US20080285338A1

公开(公告)日：2008-11-20

申请号：US12180776

申请日：2008-07-28

申请人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

发明人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

IPC分类号： G11C11/34

CPC分类号： G11C11/417

摘要： A system, method and program product for determining a history state of data in a data retaining device are disclosed. A state of a partially-depleted silicon-on-insulator (PD SOI) device coupled to a data retaining device is measured to indicate a body voltage of the PD SOI device. The body voltage of the PD SOI device may indicate, among others, how long the PD SOI device has been idling, which indirectly indicates how long data in the data retaining device has not been accessed. As such, the current invention may be used efficiently with, e.g., a cache replacement algorithm in a management of the data retaining device.

摘要翻译： 公开了一种用于确定数据保持装置中的数据的历史状态的系统，方法和程序产品。 耦合到数据保持装置的部分耗尽的绝缘体上硅（PD SOI）器件的状态被测量以指示PD SOI器件的体电压。 PD SOI器件的体电压可以指示PD SOI器件已经空转多长时间，这间接地指示数据保持器件中的数据未被访问多长时间。 因此，本发明可以在数据保留装置的管理中与例如高速缓存替换算法有效地使用。

公开(公告)号：US20080215945A1

公开(公告)日：2008-09-04

申请号：US11819748

申请日：2007-06-28

申请人： Serafino Bueti ,  Adam Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Jason M. Norman ,  Stanley B. Stanski ,  Scott T. Vento

发明人： Serafino Bueti ,  Adam Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Jason M. Norman ,  Stanley B. Stanski ,  Scott T. Vento

IPC分类号： G01R31/3177 ,  G06F13/00 ,  G06F11/25

CPC分类号： G06F11/261 ,  G01R31/31717 ,  G01R31/318513 ,  G06F11/2236 ,  G06F17/5022

摘要： A system and method for verifying system-on-chip interconnect includes a first linear feedback shift register coupled to an output interface of a first system-on-chip component, a second linear feedback shift register instantiated in a second system-on-chip component, and a comparator coupled to the second linear feedback shift register and the input interface of the second system-on-chip. Another method for verifying includes generating a pseudo-random number sequence with the first linear feedback shift register and the second linear feedback shift register using an identical first initial state, and comparing an output of the first linear feedback shift register with an output of the second linear feedback shift register and reporting a miss-compare.

摘要翻译： 一种用于验证片上系统互连的系统和方法包括：第一线性反馈移位寄存器，其耦合到第一片上系统分量的输出接口;第二线性反馈移位寄存器，其在第二片上系统组件 以及耦合到第二线性反馈移位寄存器和第二片上系统的输入接口的比较器。 另一种验证方法包括使用第一线性反馈移位寄存器和第二线性反馈移位寄存器使用相同的第一初始状态来产生伪随机数序列，并且将第一线性反馈移位寄存器的输出与第二线性反馈移位寄存器的输出进行比较 线性反馈移位寄存器和报告错误比较。

公开(公告)号：US20080151672A1

公开(公告)日：2008-06-26

申请号：US12045744

申请日：2008-03-11

申请人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

发明人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

IPC分类号： G11C7/00

CPC分类号： G06F12/121 ,  G06F12/122

摘要： A system, method and program product for determining a relative amount of usage of a data retaining device are disclosed. A charge storing device is coupled to a data retaining device in a manner that a use of the data retaining device triggers a charging of the charge storing device. In a period that the data retaining device idles, charges in the charge storing device decay due to natural means. As such, a potential of the charge storing device may be used to indicate an amount of usage of the data retaining device. A comparison of the potentials of two charge storing devices coupled one-to-one to two data retaining devices may be used as a basis to determine a relative amount of usage of each of the two data retaining devices comparing to the other.

摘要翻译： 公开了一种用于确定数据保留装置的相对使用量的系统，方法和程序产品。 电荷存储装置以数据保持装置的使用触发电荷存储装置的充电的方式耦合到数据保持装置。 在数据保持装置闲置的期间，由于自然的手段，电荷存储装置中的电荷衰减。 因此，可以使用电荷存储装置的电位来指示数据保持装置的使用量。 可以使用将一对一耦合到两个数据保持装置的两个电荷存储装置的电位的比较作为确定两个数据保持装置中的每一个相对于另一个的相对使用量的基础。

公开(公告)号：US20080127216A1

公开(公告)日：2008-05-29

申请号：US11461793

申请日：2006-08-02

申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Grogory J. Mann ,  Charles S. Woodruff

发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Grogory J. Mann ,  Charles S. Woodruff

IPC分类号： G06F3/00

CPC分类号： G06F17/5022 ,  G06F15/7842 ,  G06F2217/14

摘要： The embodiments of the invention provide an apparatus, method, etc. for a task based debugger (transaction-event-job-trigger). More specifically, an integrated event monitor for a SOC comprises functional cores each having a functional debug logic element. The cores are connected to an interconnect structure that links the functional debug logic elements. Each functional debug logic element is specifically dedicated to a function of its corresponding core, wherein the functional debug logic elements generate a table of function-specific system events. The system events are function-specific with respect to an associated core, wherein the system events include transaction events, controller events, processor events, interconnect structure arbiter events, interconnect interface core events, high speed serial link core events, and/or codec events.

摘要翻译： 本发明的实施例提供了一种用于基于任务的调试器（事务 - 事件 - 作业触发）的装置，方法等。 更具体地，SOC的集成事件监视器包括各自具有功能调试逻辑元件的功能核心。 核心连接到链接功能调试逻辑元件的互连结构。 每个功能调试逻辑元件专门用于其相应核心的功能，其中功能调试逻辑元件产生功能特定系统事件表。 系统事件相对于相关联的核心是特定于功能的，其中系统事件包括交易事件，控制器事件，处理器事件，互连结构仲裁器事件，互连接口核心事件，高速串行链路核心事件和/或编解码器事件 。

公开(公告)号：US07308668B2

公开(公告)日：2007-12-11

申请号：US11160609

申请日：2005-06-30

申请人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Stanley B. Stanski

发明人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Stanley B. Stanski

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5045

摘要： An integrated circuit (IC) architecture includes a library of intellectual property (IP) cores configured to provide a plurality of individual circuit functions. The IP cores arranged in a manner compatible with a customized, functional selection of individual ones of the IP cores, wherein individually selected cores are accessible through a communication structure included within the library.

摘要翻译： 集成电路（IC）架构包括被配置为提供多个单独电路功能的知识产权（IP）核心库。 所述IP核以与所述IP核中的各个IP核的定制功能选择相兼容的方式布置，其中通过包括在所述库内的通信结构来访问单独选择的核。

公开(公告)号：US07302605B2

公开(公告)日：2007-11-27

申请号：US10692193

申请日：2003-10-23

申请人： Kenneth J. Goodnow

发明人： Kenneth J. Goodnow

IPC分类号： G06F11/00

CPC分类号： G06F9/268 ,  G06F8/66 ,  G06F9/328 ,  G06F12/0638

摘要： The invention provides replacement operation code for specific defective lines of operation code contained in a ROM often on an ASIC chip which code is used in a processor. ROM memory constitutes the best use of chip space and is the most economical to manufacture of all of the various options. ROM memory is not changeable after it is set in ROM and, hence, if there is any change in the code (hereinafter sometimes faulty code) required after the code has been incorporated in the ROM memory, such change cannot be made in the ROM itself without replacing the entire ROM. The present invention allows change in any specific lines of faulty contained in ROM without replacing the entire ROM, and provides for changing only the faulty lines of code. It also allows the new code to have the same, more, or fewer lines than the faulty code.

摘要翻译： 本发明通常在ASIC芯片上经常包含在ROM中的特定的有缺陷的操作代码行的替代操作代码，该代码用于处理器。 ROM存储器构成了芯片空间的最佳使用，并且是制造所有各种选项最经济的。 ROM存储器在ROM中被设置之后不可改变，因此，如果代码已被并入ROM存储器中之后所需的代码（以下有时是有缺陷的代码）有任何变化，则不能在ROM本身中进行这种改变 而不用替换整个ROM。 本发明允许在ROM中包含的任何特定的故障线路中的更改，而不需要更换整个ROM，并且仅提供错误的代码行。 它还允许新代码与故障代码具有相同，多或少的行。

公开(公告)号：US07286770B2

公开(公告)日：2007-10-23

申请号：US10604410

申请日：2003-07-18

申请人： Gary R. Doyle ,  Kenneth J. Goodnow ,  Riyon W. Harding ,  Francis A. Kampf ,  Jason M. Norman ,  Sebastian T. Ventrone

发明人： Gary R. Doyle ,  Kenneth J. Goodnow ,  Riyon W. Harding ,  Francis A. Kampf ,  Jason M. Norman ,  Sebastian T. Ventrone

IPC分类号： H04B10/00

CPC分类号： G02B6/43

摘要： Disclosed is an integrated circuit comprising a plurality of cores attached to at least one transmitter and receiver, an optical transmission network embedded within the wire levels of the integrated circuit, and wherein the transmitter and receivers send and receive data on the network. Also disclosed is a method of transmitting signals within an integrated circuit comprising an integrated circuit comprising a plurality of cores and optical paths, selecting an optical path from the plurality of optical paths for transmitting data, and transmitting the data on the selected optical path. Also disclosed is an integrated circuit comprising an optical transmission network, a plurality of cores, and a plurality of controllers, all three being operatively attached to each other.

摘要翻译： 公开了一种集成电路，其包括附接到至少一个发射机和接收机的多个核心，嵌入在集成电路的有线电平内的光传输网络，并且其中发射机和接收机在网络上发送和接收数据。 还公开了一种在包括多个核心和光路的集成电路的集成电路内传输信号的方法，从多个光路中选择用于发送数据的光路，以及在所选择的光路上发送数据。 还公开了一种集成电路，其包括光传输网络，多个核心和多个控制器，所有三个可操作地彼此连接。

公开(公告)号：US07065733B2

公开(公告)日：2006-06-20

申请号：US10725712

申请日：2003-12-02

申请人： Kenneth J. Goodnow ,  Clarence R. Ogilvié ,  Christ pher B. Reynolds ,  Jack R. Smith ,  Sebastian T. Ventrone

发明人： Kenneth J. Goodnow ,  Clarence R. Ogilvié ,  Christ pher B. Reynolds ,  Jack R. Smith ,  Sebastian T. Ventrone

IPC分类号： G06F17/50 ,  H03K17/693

CPC分类号： G06F17/5054

摘要： A method and system for modifying the function of a state machine having a programmable logic device. The method includes the steps of modifying a high-level design of the state machine to obtain a modified high-level design of the state machine with a modified function; generating a programmable logic device netlist from differences in the high-level design and the high-level modified design; and installing the modified function into the state machine by programming the programmable logic device based on the programmable logic device netlist.

摘要翻译： 一种用于修改具有可编程逻辑器件的状态机的功能的方法和系统。 该方法包括以下步骤：修改状态机的高级设计，以获得具有修改功能的状态机的修改的高级设计; 从高级设计和高级修改设计的差异中产生可编程逻辑器件网表; 并通过基于可编程逻辑器件网表对可编程逻辑器件进行编程，将修改后的功能安装到状态机中。

公开(公告)号：US06802033B1

公开(公告)日：2004-10-05

申请号：US09286855

申请日：1999-04-06

申请人： Claude L. Bertin ,  Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Patrick E. Perry ,  Wilbur D. Pricer ,  William R. Tonti

发明人： Claude L. Bertin ,  Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Patrick E. Perry ,  Wilbur D. Pricer ,  William R. Tonti

IPC分类号： G06F1100

CPC分类号： G06F11/10 ,  H04L1/0053

摘要： A way of dynamically modifying error recovery on a communications controller to operate at the lowest power mode allowed by current error rate conditions. When operating conditions are good and a small number of errors are detected, a low power error detection/correction mode is entered saving battery life. The low power error correction mechanism runs at a slower frequency and lower power than the high power mechanism and maintains the same data rate for the controller, thus saving power. Selecting the controller error (power) mode may be externally, such as by a person using a control dial on a cellular telephone when the voice data gets too noisy. Alternatively, the selection can be automatic, a critical error level detector internally making the selection.

摘要翻译： 一种在通信控制器上动态修改错误恢复的方式，以在当前错误率条件允许的最低功耗模式下工作。 当操作条件良好并且检测到少量错误时，输入低功率错误检测/校正模式，从而节省电池寿命。 低功率误差校正机构运行频率较低，功率低于大功率机构，并为控制器保持相同的数据速率，从而节省功耗。 选择控制器错误（电源）模式可以是外部的，例如当语音数据太嘈杂时，人们在蜂窝电话上使用控制拨盘。 或者，选择可以是自动的，在内部进行选择的关键误差电平检测器。