公开(公告)号：US20120104259A1

公开(公告)日：2012-05-03

申请号：US12916031

申请日：2010-10-29

申请人： Gregory J. MANN

发明人： Gregory J. MANN

IPC分类号： G01T1/202 ,  H03M1/50

CPC分类号： G04F10/005

摘要： A time-to-digital converter device includes a first delay chain circuit that generates a first value corresponding to a time delay between a start signal and a stop signal. The time-to-digital converter device also includes at least one second delay chain circuits that generates a second value corresponding to a time delay between a delayed start signal and the stop signal. At least one delay element generates the delayed start signal by applying a predetermined delay to the start signal, and a combining circuit generates an output value based on the first and second values. In the time-to-digital converter according to the exemplary embodiments of the present advancements, the output value corresponds to the time delay between the start signal and the stop signal.

摘要翻译： 时间数字转换器装置包括第一延迟链电路，其产生对应于起始信号和停止信号之间的时间延迟的第一值。 时间 - 数字转换器装置还包括至少一个第二延迟链电路，其产生对应于延迟起始信号和停止信号之间的时间延迟的第二值。 至少一个延迟元件通过对起始信号施加预定的延迟来产生延迟起始信号，并且组合电路基于第一和第二值产生输出值。 在根据本发明的示例性实施例的时间 - 数字转换器中，输出值对应于起始信号和停止信号之间的时间延迟。

公开(公告)号：US07941772B2

公开(公告)日：2011-05-10

申请号：US11834110

申请日：2007-08-06

申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G01R31/3187 ,  G06F11/1608 ,  G06F11/1695 ,  G06F2217/84

摘要： Method for correcting timing failures in an integrated circuit and device for monitoring an integrated circuit. The method includes placing a first and second latch near a critical path. The first latch has an input comprising a data value on the critical path. The method further includes generating a delayed data value from the data value, latching the delayed data value in the second latch, comparing the data value with the delayed data value to determine whether the critical path comprises a timing failure condition, and executing a predetermined corrective measure for the critical path.

摘要翻译： 用于校正集成电路中的定时故障的方法和用于监视集成电路的装置。 该方法包括将第一和第二闩锁放置在关键路径附近。 第一锁存器具有包括关键路径上的数据值的输入。 该方法还包括从数据值产生延迟的数据值，将延迟的数据值锁存在第二锁存器中，将数据值与延迟的数据值进行比较，以确定关键路径是否包括定时失败状况，以及执行预定的校正 衡量关键路径。

公开(公告)号：US07890804B2

公开(公告)日：2011-02-15

申请号：US11906153

申请日：2007-09-28

申请人： Gregory J. Mann ,  Robert S. Hoffman

发明人： Gregory J. Mann ,  Robert S. Hoffman

IPC分类号： G06F11/00

CPC分类号： G06F13/4243

摘要： A memory access device includes logic to switch data from a processor memory bus to a memory bus in a first operational mode, and to switch data from a test bus to the memory bus in a second operational mode, and logic to switch address signals from the processor memory bus to the memory bus in the first operational mode. In the second operational mode the device accepts from the test bus a starting memory address for memory reads and writes, and automatically and independently of the test bus adjusts a memory address for reads and writes during burst memory operations.

摘要翻译： 存储器访问装置包括在第一操作模式中将数据从处理器存储器总线切换到存储器总线的逻辑，以及在第二操作模式下将数据从测试总线切换到存储器总线的逻辑，以及用于切换来自 处理器内存总线在第一个操作模式下到存储器总线。 在第二种操作模式下，器件从测试总线接收存储器读写的起始存储器地址，并且自动和独立于测试总线在突发存储器操作期间调整读取和写入的存储器地址。

公开(公告)号：US20090132732A1

公开(公告)日：2009-05-21

申请号：US11942000

申请日：2007-11-19

申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Jason M. Norman ,  Clarence R. Ogilvie ,  Peter A. Sandon ,  Charles S. Woodruff

发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Jason M. Norman ,  Clarence R. Ogilvie ,  Peter A. Sandon ,  Charles S. Woodruff

IPC分类号： G06F3/00

CPC分类号： G06F13/4027

摘要： A universal peripheral processor architecture on an integrated circuit (IC) includes first and second data buses coupled to interface logic devices for enabling communication between the first and second data buses including enabling interface of multiple signaling protocols. One or more processors communicate with the first and second data buses to manage control functions on the IC. A data path enables transfer of data between the first and second data buses, and communicates with data storage devices. A data control path enables communication between the data storage devices and the processors.

摘要翻译： 集成电路（IC）上的通用外围处理器架构包括耦合到接口逻辑器件的第一和第二数据总线，用于实现第一和第二数据总线之间的通信，包括多个信令协议的启用接口。 一个或多个处理器与第一和第二数据总线通信以管理IC上的控制功能。 数据路径能够在第​​一和第二数据总线之间传送数据，并与数据存储设备进行通信。 数据控制路径实现数据存储设备和处理器之间的通信。

公开(公告)号：US20080215923A1

公开(公告)日：2008-09-04

申请号：US12050982

申请日：2008-03-19

申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Charles S. Woodruff

发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Charles S. Woodruff

IPC分类号： G06F11/30

CPC分类号： G06F17/5022 ,  G06F2217/14

摘要： Disclosed is a design structure for an apparatus for a task based debugger (transaction-event-job-trigger). More specifically, an integrated event monitor for a SOC comprises functional cores each having a functional debug logic element. The cores are connected to an interconnect structure that links the functional debug logic elements. Each functional debug logic element is specifically dedicated to a function of its corresponding core, wherein the functional debug logic elements generate a table of function-specific system events. The system events are function-specific with respect to an associated core, wherein the system events include transaction events, controller events, processor events, interconnect structure arbiter events, interconnect interface core events, high speed serial link core events, and/or codec events.

摘要翻译： 公开了用于基于任务的调试器（事务 - 事件 - 作业触发）的装置的设计结构。 更具体地，SOC的集成事件监视器包括各自具有功能调试逻辑元件的功能核心。 核心连接到链接功能调试逻辑元件的互连结构。 每个功能调试逻辑元件专门用于其相应核心的功能，其中功能调试逻辑元件产生功能特定系统事件表。 系统事件相对于相关联的核心是特定于功能的，其中系统事件包括交易事件，控制器事件，处理器事件，互连结构仲裁器事件，互连接口核心事件，高速串行链路核心事件和/或编解码器事件 。

公开(公告)号：US08866654B2

公开(公告)日：2014-10-21

申请号：US13091928

申请日：2011-04-21

申请人： Gregory J. Mann ,  Gin-Chung Wang

发明人： Gregory J. Mann ,  Gin-Chung Wang

IPC分类号： H03M1/00 ,  G01T1/17 ,  H03M1/12

CPC分类号： G01T1/17 ,  H03M1/00 ,  H03M1/12 ,  H03M2201/4233

摘要： A method and electronic device for outputting time values and energy of an analog input signal by dynamically determining a plurality of threshold values, comparing, using a plurality of comparator circuits, the plurality of threshold values against the analog input signal, outputting, using at least one time to digital conversion circuit connected to each of the plurality of comparator circuits, a plurality of time values, each time value output when the analog input signal meets or exceeds a threshold value of the threshold values, filtering the analog input signal, performing, using an analog-to-digital conversion circuit, analog-to-digital conversion of the filtered analog input signal to generate a digital signal, and calculating, in response to receiving a trigger signal, an energy of the digital signal.

摘要翻译： 一种用于通过动态地确定多个阈值来输出模拟输入信号的时间值和能量的方法和电子装置，使用多个比较器电路比较多个阈值与模拟输入信号的比较，至少使用 连接到多个比较器电路中的每一个的一次数字转换电路，多个时间值，当模拟输入信号达到或超过阈值的阈值时输出每个时间值，对模拟输入信号进行滤波， 使用模数转换电路，对经过滤波的模拟输入信号进行模数转换以产生数字信号，以及响应于接收到触发信号计算数字信号的能量。

公开(公告)号：US07886210B2

公开(公告)日：2011-02-08

申请号：US11673086

申请日：2007-02-09

申请人： Todd E. Leonard ,  Gregory J. Mann

发明人： Todd E. Leonard ,  Gregory J. Mann

IPC分类号： H03M13/00

CPC分类号： H03M13/091 ,  H03M13/09

摘要： A CRC redundancy calculation circuit is presented which is pipelined to run at high frequencies and configured to operate on an arbitrary multiple of the base granularity of the data packet. Additionally, the CRC redundancy calculation circuit provides the same multiple of outputs that provide intermediary output remainder values. Thus, for example, a circuit which processes 24 bytes of packet data per cycle and which the packets have a 4 byte granularity, the CRC redundancy calculation circuit provides 6 output remainder values, one for each 4 byte slice of data.

摘要翻译： 提出了一种CRC冗余计算电路，其被流水线运行，并且被配置为在数据分组的基本粒度的任意倍数上操作。 此外，CRC冗余计算电路提供了提供中间输出余数值的相同倍数的输出。 因此，例如，每个周期处理24字节分组数据并且分组具有4字节粒度的电路，CRC冗余计算电路提供6个输出余数值，每个4字节数据片段一个。

公开(公告)号：US07865789B2

公开(公告)日：2011-01-04

申请号：US11819748

申请日：2007-06-28

申请人： Serafino Bueti ,  Adam Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Jason M. Norman ,  Stanley B. Stanski ,  Scott T. Vento

发明人： Serafino Bueti ,  Adam Courchesne ,  Kenneth J. Goodnow ,  Gregory J. Mann ,  Jason M. Norman ,  Stanley B. Stanski ,  Scott T. Vento

IPC分类号： G01R31/28

CPC分类号： G06F11/261 ,  G01R31/31717 ,  G01R31/318513 ,  G06F11/2236 ,  G06F17/5022

摘要： A system and method for verifying system-on-chip interconnect includes a first linear feedback shift register coupled to an output interface of a first system-on-chip component, a second linear feedback shift register instantiated in a second system-on-chip component, and a comparator coupled to the second linear feedback shift register and the input interface of the second system-on-chip. Another method for verifying includes generating a pseudo-random number sequence with the first linear feedback shift register and the second linear feedback shift register using an identical first initial state, and comparing an output of the first linear feedback shift register with an output of the second linear feedback shift register and reporting a miss-compare.

摘要翻译： 一种用于验证片上系统互连的系统和方法包括：第一线性反馈移位寄存器，其耦合到第一片上系统分量的输出接口;第二线性反馈移位寄存器，其在第二片上系统组件 以及耦合到第二线性反馈移位寄存器和第二片上系统的输入接口的比较器。 另一种验证方法包括使用第一线性反馈移位寄存器和第二线性反馈移位寄存器使用相同的第一初始状态来产生伪随机数序列，并且将第一线性反馈移位寄存器的输出与第二线性反馈移位寄存器的输出进行比较 线性反馈移位寄存器和报告错误比较。

公开(公告)号：US07823017B2

公开(公告)日：2010-10-26

申请号：US12050982

申请日：2008-03-19

申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Charles S. Woodruff

发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Charles S. Woodruff

IPC分类号： G06F11/00

CPC分类号： G06F17/5022 ,  G06F2217/14

摘要： Disclosed is a design structure for an apparatus for a task based debugger (transaction-event-job-trigger). More specifically, an integrated event monitor for a SOC comprises functional cores each having a functional debug logic element. The cores are connected to an interconnect structure that links the functional debug logic elements. Each functional debug logic element is specifically dedicated to a function of its corresponding core, wherein the functional debug logic elements generate a table of function-specific system events. The system events are function-specific with respect to an associated core, wherein the system events include transaction events, controller events, processor events, interconnect structure arbiter events, interconnect interface core events, high speed serial link core events, and/or codec events.

摘要翻译： 公开了用于基于任务的调试器（事务 - 事件 - 作业触发）的装置的设计结构。 更具体地，SOC的集成事件监视器包括各自具有功能调试逻辑元件的功能核心。 核心连接到链接功能调试逻辑元件的互连结构。 每个功能调试逻辑元件专门用于其相应核心的功能，其中功能调试逻辑元件产生功能特定系统事件表。 系统事件相对于相关联的核心是特定于功能的，其中系统事件包括交易事件，控制器事件，处理器事件，互连结构仲裁器事件，互连接口核心事件，高速串行链路核心事件和/或编解码器事件 。

公开(公告)号：US20090164865A1

公开(公告)日：2009-06-25

申请号：US11962878

申请日：2007-12-21

申请人： Todd E. Leonard ,  Gregory J. Mann

发明人： Todd E. Leonard ,  Gregory J. Mann

IPC分类号： H03M13/15 ,  G06F11/10

CPC分类号： H03M13/091 ,  H03M13/6575

摘要： A CRC redundancy calculation circuit and a design structure including the circuit embodied in a machine readable medium are presented. The CRC redundancy calculation circuit is pipelined to run at high frequencies and configured to operate on an arbitrary multiple of the base granularity of the data packet. Additionally, the CRC redundancy calculation circuit provides the same multiple of outputs that provide intermediary output remainder values. Thus, for example, a circuit which processes 24 bytes of packet data per cycle and which the packets have a 4 byte granularity, the CRC redundancy calculation circuit provides 6 output remainder values, one for each 4 byte slice of data.

摘要翻译： 提出了一种CRC冗余计算电路和包括体现在机器可读介质中的电路的设计结构。 CRC冗余计算电路被流水线运行在高频率并被配置为在数据分组的基本粒度的任意倍数上操作。 此外，CRC冗余计算电路提供了提供中间输出余数值的相同倍数的输出。 因此，例如，每个周期处理24字节分组数据并且分组具有4字节粒度的电路，CRC冗余计算电路提供6个输出余数值，每个4字节数据片段一个。