公开(公告)号：US07934081B2

公开(公告)日：2011-04-26

申请号：US11538831

申请日：2006-10-05

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F9/40 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

摘要： A single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 缓存中的跟踪行的形成在系统的初始操作中被延迟，以确保存储的跟踪线的质量。

公开(公告)号：US07610449B2

公开(公告)日：2009-10-27

申请号：US11538458

申请日：2006-10-04

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0875 ,  G06F9/3808 ,  G06F2212/1028 ,  Y02D10/13

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Power is conserved by guiding access to lines stored in the cache and lowering cache clock speed relative to the central processor clock speed.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 通过引导访问存储在缓存中的行并相对于中央处理器时钟速度降低缓存时钟速度来节省功率。

公开(公告)号：US20080250205A1

公开(公告)日：2008-10-09

申请号：US12116676

申请日：2008-05-07

申请人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M VV A. Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： GORDON T. DAVIS ,  Richard W. Doing ,  John D. Jabusch ,  M VV A. Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00 ,  G06N5/02

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/0897 ,  G06F2212/6082

摘要： A design structure embodied in a machine readable storage medium for designing, manufacturing, and/or testing a design for a single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines is provided. A mechanism is described for indexing into the cache, and selecting the desired line. Control is exercised over which lines are contained within the cache. Provision is made for selection between a trace line and a conventional line when both match during a tag compare step.

摘要翻译： 体现在用于设计，制造和/或测试用于单个统一级别的一个指令高速缓存的机器可读存储介质中的设计结构，其中一些行可以包含跟踪和相同同余类中的其他行的设计可以包含一致的指令块 提供常规的高速缓存线。 描述了一种用于索引到缓存中并选择所需行的机制。 对缓存中包含哪些行进行控制。 当在标签比较步骤中匹配时，提供在轨迹线和常规线之间的选择。

公开(公告)号：US20080215804A1

公开(公告)日：2008-09-04

申请号：US12119331

申请日：2008-05-12

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  MVV A. Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  MVV A. Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F9/3836 ,  G06F9/30098 ,  G06F9/384

摘要： A design structure embodied in a machine readable storage medium for at least one of designing, manufacturing, and testing a design for register renaming allows processor hardware to use a larger set of registers than the architected registers visible to the compiler. This larger set of registers is called the physical register file. Thus, dynamically renaming every compiler-suggested architected register to a microarchitecture-specific physical register, allows the processor to overcome name dependencies and the hazards (pipeline slowdowns) induced by name dependencies.

摘要翻译： 体现在用于为设计，制造和测试用于注册重命名的设计中的至少一个的机器可读存储介质中的设计结构允许处理器硬件使用比编译器可见的架构寄存器更大的一组寄存器。 这个更大的寄存器集称为物理寄存器文件。 因此，动态地将每个编译器建议的架构寄存器重新命名为特定于微架构的物理寄存器，从而允许处理器克服名称依赖性以及名称依赖性引起的危险（管道减速）。

公开(公告)号：US20080120468A1

公开(公告)日：2008-05-22

申请号：US11561908

申请日：2006-11-21

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0875 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3814 ,  G06F9/3836

摘要： A single unified level one instruction cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instructions consistent with conventional cache lines. Instruction branches are predicted taken or not taken using a highly accurate branch history table (BHT). Branches that are predicted not taken are appended to a trace buffer and the next basic block is constructed from the remaining instructions in the fetch buffer. Branches that are predicted taken flush the remaining fetch buffer and the next address is determined using a Branch Target Address Register (BTAC).

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 使用高度精确的分支历史表（BHT）预测采取或不采用指令分支。 预测未采用的分支被附加到跟踪缓冲区，并且下一个基本块是从获取缓冲区中的其余指令构建的。 预测的分支将刷新剩余的获取缓冲区，并使用分支目标地址寄存器（BTAC）确定下一个地址。

公开(公告)号：US20080086597A1

公开(公告)日：2008-04-10

申请号：US11538831

申请日：2006-10-05

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M. V. V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M. V. V. Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaye ,  Jeffrey R. Summers

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

摘要： A single unified level one instruction(s) cache in which some lines may contain traces and other lines in the same congruence class may contain blocks of instruction(s) consistent with conventional cache lines. Formation of trace lines in the cache is delayed on initial operation of the system to assure quality of the trace lines stored.

摘要翻译： 单个统一的一级指令高速缓存，其中一些行可以包含跟踪和同一同余类中的其他行可以包含与常规高速缓存行一致的指令块。 缓存中的跟踪行的形成在系统的初始操作中被延迟，以确保存储的跟踪线的质量。

公开(公告)号：US20080077778A1

公开(公告)日：2008-03-27

申请号：US11534711

申请日：2006-09-25

申请人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaya ,  Jeffrey R. Summers

发明人： Gordon T. Davis ,  Richard W. Doing ,  John D. Jabusch ,  M V V Anil Krishna ,  Brett Olsson ,  Eric F. Robinson ,  Sumedh W. Sathaya ,  Jeffrey R. Summers

IPC分类号： G06F9/30

CPC分类号： G06F9/30105 ,  G06F9/384

摘要： Register renaming as contemplated by this invention allows processor hardware to use a larger set of registers than the architected registers visible to the compiler. This larger set of registers is called the physical register file. Thus, dynamically renaming every compiler-suggested architected register to a microarchitecture-specific physical register, allows the processor to overcome name dependencies and the hazards (pipeline slowdowns) induced by name dependencies. The invention here described differs from prior renaming techniques in that it extracts significant benefit from renaming with a fraction of the number of physical registers previously used for this process. The invention therefore also simplifies the logic involved in supporting the use of the physical registers.

摘要翻译： 根据本发明预期的寄存器重命名允许处理器硬件使用比编译器可见的架构寄存器更大的一组寄存器。 这个更大的寄存器集称为物理寄存器文件。 因此，动态地将每个编译器建议的架构寄存器重新命名为特定于微架构的物理寄存器，从而允许处理器克服名称依赖性以及名称依赖性引起的危险（管道减速）。 这里描述的本发明与先前的重命名技术不同之处在于，它使用先前用于该过程的物理寄存器数量的一部分来重命名提取了显着的益处。 因此，本发明也简化了支持使用物理寄存器所涉及的逻辑。

公开(公告)号：US20100262806A1

公开(公告)日：2010-10-14

申请号：US12422595

申请日：2009-04-13

申请人： Richard W. Doing ,  Susan E. Eisen ,  David S. Levitan ,  Kevin N. Magill ,  Brian R. Mestan ,  Balaram Sinharoy ,  Benjamin W. Stolt ,  Jeffrey R. Summers ,  Albert J. Van Norstrand, JR.

发明人： Richard W. Doing ,  Susan E. Eisen ,  David S. Levitan ,  Kevin N. Magill ,  Brian R. Mestan ,  Balaram Sinharoy ,  Benjamin W. Stolt ,  Jeffrey R. Summers ,  Albert J. Van Norstrand, JR.

IPC分类号： G06F9/30

CPC分类号： G06F9/3802 ,  G06F9/322 ,  G06F9/3806 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3861

摘要： Mechanisms, in a data processing system, are provided for tracking effective addresses through a processor pipeline of the data processing system. The mechanisms comprise logic for fetching an instruction from an instruction cache and associating, by an effective address table logic in the data processing system, an entry in an effective address table (EAT) data structure with the fetched instruction. The mechanisms further comprise logic for associating an effective address tag (eatag) with the fetched instruction, the eatag comprising a base eatag that points to the entry in the EAT and an eatag offset. Moreover, the mechanisms comprise logic for processing the instruction through the processor pipeline by processing the eatag.

摘要翻译： 在数据处理系统中提供用于通过数据处理系统的处理器流水线跟踪有效地址的机制。 这些机制包括用于从指令高速缓存取出指令的逻辑，并通过数据处理系统中的有效地址表逻辑将有效地址表（EAT）数据结构中的条目与获取的指令相关联。 所述机制还包括用于将有效地址标签（eatag）与所述获取的指令相关联的逻辑，所述标签包括指向所述EAT中的条目的基本食品，以及食品标签偏移量。 此外，这些机制包括通过处理eatag来处理通过处理器管线的指令的逻辑。

公开(公告)号：US07779232B2

公开(公告)日：2010-08-17

申请号：US11845838

申请日：2007-08-28

申请人： Richard W. Doing ,  Michael O. Klett ,  Kevin N. Magill ,  Brian R. Mestan ,  David Mui ,  Balaram Sinharoy ,  Jeffrey R. Summers

发明人： Richard W. Doing ,  Michael O. Klett ,  Kevin N. Magill ,  Brian R. Mestan ,  David Mui ,  Balaram Sinharoy ,  Jeffrey R. Summers

IPC分类号： G06F9/42 ,  G06F9/312

CPC分类号： G06F9/3804

摘要： A method and apparatus for dynamically managing instruction buffer depths for non-predicted branches reduces wasted energy and resources associated with low confidence branch prediction conditions. A portion of the instruction buffer for a instruction thread is allocated for storing predicted branch instruction streams and another portion, which may be zero-sized during high prediction confidence conditions, is allocated to the non-predicted branch instruction stream. The size of the buffers is adjusted dynamically in conformity with an on-going prediction confidence that provides a measure of how well branch prediction mechanisms are working for a given instruction thread. An alternate instruction fetch address table can be maintained and multiplexed with the main fetch address register for addressing the instruction cache, so that the instruction stream can be quickly shifted to the non-predicted path when a branch instruction is resolved to the non-predicted path.

摘要翻译： 用于动态管理非预测分支的指令缓冲器深度的方法和装置减少与低置信度分支预测条件相关联的浪费的能量和资源。 分配用于指令线程的指令缓冲器的一部分用于存储预测的分支指令流，并且在高预测置信度条件下可以为零大小的另一部分被分配给非预测分支指令流。 缓冲区的大小根据正在进行的预测置信度动态调整，提供了分支预测机制对给定指令线程的工作原理的测量。 替代指令提取地址表可以与主提取地址寄存器保持多路复用，用于对指令高速缓存进行寻址，使得当分支指令被解析为非预测路径时，可以将指令流快速移位到非预测路径 。

公开(公告)号：US08131976B2

公开(公告)日：2012-03-06

申请号：US12422595

申请日：2009-04-13

申请人： Richard W. Doing ,  Susan E. Eisen ,  David S. Levitan ,  Kevin N. Magill ,  Brian R. Mestan ,  Balaram Sinharoy ,  Benjamin W. Stolt ,  Jeffrey R. Summers ,  Albert J. Van Norstrand, Jr.

发明人： Richard W. Doing ,  Susan E. Eisen ,  David S. Levitan ,  Kevin N. Magill ,  Brian R. Mestan ,  Balaram Sinharoy ,  Benjamin W. Stolt ,  Jeffrey R. Summers ,  Albert J. Van Norstrand, Jr.

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F9/26 ,  G06F9/34

CPC分类号： G06F9/3802 ,  G06F9/322 ,  G06F9/3806 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3861

摘要： Mechanisms, in a data processing system, are provided for tracking effective addresses through a processor pipeline of the data processing system. The mechanisms comprise logic for fetching an instruction from an instruction cache and associating, by an effective address table logic in the data processing system, an entry in an effective address table (EAT) data structure with the fetched instruction. The mechanisms further comprise logic for associating an effective address tag (eatag) with the fetched instruction, the eatag comprising a base eatag that points to the entry in the EAT and an eatag offset. Moreover, the mechanisms comprise logic for processing the instruction through the processor pipeline by processing the eatag.

摘要翻译： 在数据处理系统中提供用于通过数据处理系统的处理器流水线跟踪有效地址的机制。 这些机制包括用于从指令高速缓存取出指令的逻辑，并通过数据处理系统中的有效地址表逻辑将有效地址表（EAT）数据结构中的条目与获取的指令相关联。 所述机制还包括用于将有效地址标签（eatag）与所述获取的指令相关联的逻辑，所述标签包括指向所述EAT中的条目的基本食品，以及食品标签偏移量。 此外，这些机制包括通过处理eatag来处理通过处理器管线的指令的逻辑。