公开(公告)号：US20160378151A1

公开(公告)日：2016-12-29

申请号：US14752826

申请日：2015-06-26

Applicant: Intel Corporation

Inventor： Bruce Querbach ,  Mark A. Schmisseur ,  Raj K. Ramanujan ,  Mohamed Arafa ,  Christopher F. Connor ,  Sudeep Puligundla ,  Mohan J. Kumar

IPC: G06F1/26 ,  G06F3/06

CPC classification number: G06F3/0685 ,  G06F3/061 ,  G06F3/0619 ,  G06F3/0632 ,  G06F3/0652 ,  G06F3/0679 ,  G06F3/0688

Abstract: Methods and apparatus related to Rack Scale Architecture (RSA) and/or Shared Memory Controller (SMC) techniques of fast zeroing are described. In one embodiment, a storage device stores meta data corresponding to a portion of a non-volatile memory. Logic, coupled to the non-volatile memory, causes an update to the stored meta data in response to a request for initialization of the portion of the non-volatile memory. The logic causes initialization of the portion of the non-volatile memory prior to a reboot or power cycle of the non-volatile memory. Other embodiments are also disclosed and claimed.

Abstract translation: 描述了与快速归零的机架规模架构（RSA）和/或共享存储器控制器（SMC）技术相关的方法和装置。 在一个实施例中，存储设备存储对应于非易失性存储器的一部分的元数据。 耦合到非易失性存储器的逻辑响应于对非易失性存储器的该部分的初始化的请求而对存储的元数据进行更新。 在非易失性存储器的重新启动或重新启动之前，该逻辑导致非易失性存储器的该部分的初始化。 还公开并要求保护其他实施例。

公开(公告)号：US09305613B2

公开(公告)日：2016-04-05

申请号：US14173221

申请日：2014-02-05

Applicant: Intel Corporation

Inventor： Scott Chiu ,  Mohamed Arafa

IPC: G06F12/00 ,  G11C7/10 ,  G06F13/16 ,  G11C5/04 ,  G06F13/00 ,  G06F13/28 ,  G06F1/32

CPC classification number: G11C7/10 ,  G06F1/3275 ,  G06F1/3287 ,  G06F13/1673 ,  G11C5/04 ,  Y02D10/14

Abstract: A memory module can include a data buffer having a data bus interface and a dynamic random access memory (DRAM) coupled to the data buffer. The memory module may also include a switch connected in parallel with the data buffer, wherein the switch can selectively bypass the data buffer. In one example, the memory module also includes a registered buffer having an address bus interface, where the switch may selectively bypass the data buffer based on a program signal obtained from an address bus via the address bus interface.

Abstract translation: 存储器模块可以包括具有数据总线接口的数据缓冲器和耦合到数据缓冲器的动态随机存取存储器（DRAM）。 存储器模块还可以包括与数据缓冲器并联连接的开关，其中开关可以有选择地绕过数据缓冲器。 在一个示例中，存储器模块还包括具有地址总线接口的注册缓冲器，其中交换机可以基于经由地址总线接口从地址总线获得的程序信号选择性地旁路数据缓冲器。