公开(公告)号：US07346798B2

公开(公告)日：2008-03-18

申请号：US11624201

申请日：2007-01-17

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G06F1/00 ,  G06F1/04 ,  G06F1/12 ,  H04L7/00

CPC分类号： G06F13/385

摘要： A circuit and a method for aligning transmitted data by adjusting transmission timing for a plurality of lanes. The method includes utilizing different initial values to reset a count value corresponding to a lane when a plurality of COM symbols are detected on the lane, utilizing an increment value to increase the count value corresponding to the lane when a COM symbol is not detected on the lane, and utilizing a plurality of count values corresponding to the lanes to align transmitted data of the lanes when a COM symbol is not detected on the lanes within a predetermined period of time.

摘要翻译： 一种通过调整多个车道的发送定时来对准发送数据的电路和方法。 该方法包括当在车道上检测到多个COM符号时，利用不同的初始值来重置与车道相对应的计数值，利用增量值来增加在没有检测到COM符号时对应于车道的计数值 并且当在预定时间段内没有在车道上检测到COM符号时，利用对应于车道的多个计数值来对齐车道的传输数据。

公开(公告)号：US20070124623A1

公开(公告)日：2007-05-31

申请号：US11624201

申请日：2007-01-17

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G06F1/04

CPC分类号： G06F13/385

摘要： A circuit and a method for aligning data transmitting timing of a plurality of lanes. The method includes utilizing different initial values to reset a count value corresponding to a lane when a plurality of COM symbols are detected on the lane, utilizing an increment value to increase the count value corresponding to the lane when a COM symbol is not detected on the lane, and utilizing a plurality of count values corresponding to the lanes to align data transmitting timing of the lanes when a COM symbol is not detected on the lanes within a predetermined period of time.

摘要翻译： 一种用于对准多个车道的数据发送定时的电路和方法。 该方法包括当在车道上检测到多个COM符号时，利用不同的初始值来重置与车道相对应的计数值，利用增量值来增加在没有检测到COM符号时对应于车道的计数值 并且当在预定时间段内没有在车道上检测到COM符号时，利用对应于车道的多个计数值来对准车道的数据发送定时。

公开(公告)号：US07441128B2

公开(公告)日：2008-10-21

申请号：US11197571

申请日：2005-08-04

申请人： Tony Ho ,  Wayne Tseng

发明人： Tony Ho ,  Wayne Tseng

IPC分类号： G06F1/26

CPC分类号： H02J9/005 ,  G06F1/3203 ,  G06F1/3237 ,  Y02D10/128

摘要： In a power management method of a computer system, the CPU asserts a clock-suspending grant cycle in response to a clock-suspending signal issued by the south bridge chip, and the south bridge chip issues the clock-suspending signal in response to a data write cycle asserted by the CPU. The clock-suspending grant cycle is to be transmitted to the south bridge chip via the north bridge chip when the CPU is ready to enter a power-saving mode. The north bridge chip performs a first power management operation of the peripheral device in response to the clock-suspending grant cycle. The south bridge chip performs a second power management operation of the computer system in response to the clock-suspending grant cycle.

摘要翻译： 在计算机系统的电源管理方法中，CPU响应于由南桥芯片发出的时钟挂起信号而断言时钟挂起授权周期，并且南桥芯片响应于数据发出时钟挂起信号 写周期由CPU确定。 当CPU准备进入省电模式时，时钟暂停授权周期将通过北桥芯片传输到南桥芯片。 北桥芯片响应于时钟暂停授权周期执行外围设备的第一电源管理操作。 南桥芯片响应于时钟暂停授权周期执行计算机系统的第二电源管理操作。

公开(公告)号：US20060123298A1

公开(公告)日：2006-06-08

申请号：US11162153

申请日：2005-08-30

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G01R31/28

CPC分类号： G06F11/27 ,  H04L25/03866

摘要： A built-in self test circuit includes a first pattern generator, an elastic buffer receiver, a command symbol detector, a second pattern generator, and a logic unit. The architecture is capable of compensating loopback latency automatically without having to utilize a device that stores test patterns generated by the first pattern generator, and error warning can be greatly reduced. Also, the architecture can reduce the effect of phase jitter and error rate count is provided. Hence, accuracy of test can be increased.

摘要翻译： 内置自检电路包括第一图案发生器，弹性缓冲接收器，命令符号检测器，第二图案发生器和逻辑单元。 该架构能够自动补偿环回延迟，而不必使用存储由第一模式发生器产生的测试模式的设备，并且可以大大降低错误警告。 此外，架构可以减少相位抖动的影响，并提供错误率计数。 因此，可以提高测试的准确性。

公开(公告)号：US20050005051A1

公开(公告)日：2005-01-06

申请号：US10710264

申请日：2004-06-30

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G06F5/06 ,  G06F13/36 ,  G06F13/38

CPC分类号： G06F13/385

摘要： A circuit and a method for aligning data transmitting timing of a plurality of lanes. The method includes utilizing different initial values to reset a count value corresponding to a lane when a plurality of COM symbols are detected on the lane, utilizing an increment value to increase the count value corresponding to the lane when a COM symbol is not detected on the lane, and utilizing a plurality of count values corresponding to the lanes to align data transmitting timing of the lanes when a COM symbol is not detected on the lanes within a predetermined period of time.

摘要翻译： 一种用于对准多个车道的数据发送定时的电路和方法。 该方法包括当在车道上检测到多个COM符号时，利用不同的初始值来重置与车道相对应的计数值，利用增量值来增加在没有检测到COM符号时对应于车道的计数值 并且当在预定时间段内没有在车道上检测到COM符号时，利用对应于车道的多个计数值来对准车道的数据发送定时。

公开(公告)号：US5991192A

公开(公告)日：1999-11-23

申请号：US986935

申请日：1997-12-08

申请人： Jinn-Shyan Wang ,  Wayne Tseng ,  Hung-Yu Li

发明人： Jinn-Shyan Wang ,  Wayne Tseng ,  Hung-Yu Li

IPC分类号： G11C11/419 ,  G11C7/00

CPC分类号： G11C11/419

摘要： The present invention is related to a circuit of SRAM with current-mode write-circuits. The current-mode write-operation is through the equalization technique in advance to equalize the potential in the memory cell by using the equalization transistor. After the equalization operation, the current conveyor should pass the differential current of data into the memory cell in order to make the differential current to pull out the differential voltage through the memory cell's strong positive feedback. The present invention has seven transistors in the memory cell that is different from the conventional memory cell with six transistors. Besides, the size of each transistor can also be different from the conventional design.

摘要翻译： 本发明涉及具有电流模式写入电路的SRAM的电路。 电流模式写入操作是通过均衡技术预先通过使用均衡晶体管来均衡存储单元中的电位。 在均衡操作之后，当前的输送机应将数据的差分电流传递到存储单元中，以使差分电流通过存储单元的强正反馈来拉出差分电压。 本发明在存储单元中具有与具有六个晶体管的传统存储单元不同的七个晶体管。 此外，每个晶体管的尺寸也可以不同于传统的设计。

公开(公告)号：US20090119053A1

公开(公告)日：2009-05-07

申请号：US12346800

申请日：2008-12-30

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G01R31/00

CPC分类号： G06F11/27 ,  G06F17/505 ,  G06F2217/14 ,  H04L25/03866

摘要： A built-in self test circuit includes a pattern generator, an elastic buffer, a symbol detector, and a comparison unit. A pattern generator generates a first test pattern to test a port under test and then a result pattern is gotten and stored in the elastic buffer. The symbol detector detects if a starting symbol exists in the test result pattern. If it exists, a second test pattern is generated to be compared with the test result pattern. As a result, a reliability of data transmission of the port under test is determined.

摘要翻译： 内置的自检电路包括图案发生器，弹性缓冲器，符号检测器和比较单元。 模式生成器生成第一个测试模式以测试被测端口，然后获取并存储在弹性缓冲区中的结果模式。 符号检测器检测测试结果模式中是否存在起始符号。 如果存在，则生成与测试结果模式进行比较的第二测试模式。 结果，确定被测端口的数据传输的可靠性。

公开(公告)号：US07225354B2

公开(公告)日：2007-05-29

申请号：US10710264

申请日：2004-06-30

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G06F1/04 ,  G06K5/04

CPC分类号： G06F13/385

摘要： A circuit and a method for aligning transmitted data by adjusting transmission timing for a plurality of lanes. The method includes utilizing different initial values to reset a count value corresponding to a lane when a plurality of COM symbols are detected on the lane, utilizing an increment value to increase the count value corresponding to the lane when a COM symbol is not detected on the lane, and utilizing a plurality of count values corresponding to the lanes to align transmitted data of the lanes when a COM symbol is not detected on the lanes within a predetermined period of time.

摘要翻译： 一种通过调整多个车道的发送定时来对准发送数据的电路和方法。 该方法包括当在车道上检测到多个COM符号时，利用不同的初始值来重置与车道相对应的计数值，利用增量值来增加在没有检测到COM符号时对应于车道的计数值 并且当在预定时间段内没有在车道上检测到COM符号时，利用对应于车道的多个计数值来对齐车道的传输数据。

公开(公告)号：US20060117125A1

公开(公告)日：2006-06-01

申请号：US11162151

申请日：2005-08-30

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： H05K7/10

CPC分类号： G06F11/27 ,  H04L25/03866

摘要： A data receiving apparatus of a PCI Express system includes a receiving device, an 8B10B decoder, a forged packet removing device, and a descrambling circuit. The forged packet removing device determines whether a disparity error occurs; and an offset removing circuit compensates a number of cycles of the lane offset. The data receiving apparatus is capable of eliminating error packet caused by framing error and preventing the problem of symbol disorder and disconnection caused by set ordered noise. Furthermore, the data receiving apparatus is also capable of removing offset.

摘要翻译： PCI Express系统的数据接收装置包括接收装置，8B10B解码器，伪造分组去除装置和解扰电路。 伪造的分组去除装置确定是否出现视差错误; 并且偏移消除电路补偿车道偏移的多个周期。 数据接收装置能够消除由成帧错误引起的错误分组，并且防止由设置的有序噪声引起的符号无序和断开的问题。 此外，数据接收装置也能够去除偏移。

公开(公告)号：US20060112210A1

公开(公告)日：2006-05-25

申请号：US11162031

申请日：2005-08-26

申请人： Wayne Tseng

发明人： Wayne Tseng

IPC分类号： G06F13/40 ,  G06F13/00

CPC分类号： G06F13/4022

摘要： A method and related apparatus for different lane and access port configurations of a bus. Such different configurations can apply to different applications requirements. In a preferred embodiment of the invention, a chipset can configure 18 lanes to 4 access ports of a peripheral communication interconnect express bus for selectively 4 different configurations. A first configuration provides single access port with 16 lanes, and two access ports for each has one lane. A second configuration provides two access ports for each has eight lanes, and two access ports for each has single lane. A third configuration provides one access port with eight lanes, two access ports for each has four lanes and another one access port with single lane. And a fourth configuration provides four access ports for each has four lanes.

摘要翻译： 一种总线不同通道和接入端口配置的方法和相关设备。 这种不同的配置可以应用于不同的应用需求。 在本发明的优选实施例中，芯片组可以配置18个通道到4个外围通信互连快速总线的访问端口，用于选择性地4种不同的配置。 第一种配置提供具有16个通道的单个访问端口，每个具有一个通道的两个访问端口。 第二个配置提供两个接入端口，每个接口具有八个通道，每个接入端口具有单个通道。 第三种配置提供一个具有八个通道的接入端口，每个具有四个通道的两个接入端口和具有单个通道的另一个接入端口。 而第四个配置提供四个接入端口，每个接入端口有四个通道。