公开(公告)号：US5930194A

公开(公告)日：1999-07-27

申请号：US109089

申请日：1998-07-02

申请人： Tadato Yamagata ,  Akira Yamazaki ,  Shigeki Tomishima ,  Makoto Hatakenaka ,  Masashi Matsumura

发明人： Tadato Yamagata ,  Akira Yamazaki ,  Shigeki Tomishima ,  Makoto Hatakenaka ,  Masashi Matsumura

IPC分类号： G11C11/401 ,  G11C29/00 ,  G11C29/04 ,  G11C29/24 ,  G11C8/00

CPC分类号： G11C29/804 ,  G11C29/24 ,  G11C29/808

摘要： Columns included in a sub-block are divided into first and second groups. If a defective memory cell column is present in the first group, an address comparison circuit activates a signal to select a redundant memory cell column, then selection prohibiting signal attains an "L" level based on information programmed in a programming circuit, a selection of a column in the first group is prohibited, and a redundant memory cell column selection signal is activated. Meanwhile, a normal selecting operation is performed to the second column group.

摘要翻译： 子块中包含的列被划分为第一和第二组。 如果第一组中存在有缺陷的存储单元列，则地址比较电路激活信号以选择冗余存储单元列，然后基于在编程电路中编程的信息，选择禁止信号达到“L”电平，选择 禁止第一组中的列，激活冗余存储单元列选择信号。 同时，对第二列组执行正常的选择操作。

公开(公告)号：US08837238B2

公开(公告)日：2014-09-16

申请号：US13345411

申请日：2012-01-06

申请人： Masashi Matsumura ,  Hiroyuki Motomura

发明人： Masashi Matsumura ,  Hiroyuki Motomura

IPC分类号： G11C7/00 ,  G06F1/32 ,  G11C5/14

CPC分类号： G06F1/3206 ,  G06F1/3275 ,  G11C5/148 ,  Y02D10/14

摘要： A semiconductor device which can reduce the peak value of the rush current generated during a transition from resume mode to normal mode. The semiconductor device has a plurality of daisy-chained memory modules. Each of the memory modules includes a memory array, a switch for controlling, in resume mode, source voltage supply to a constituent element of the memory module, and a delay circuit which receives a resume control signal ordering a transition from resume mode to normal mode and outputs a resume control signal delayed from the inputted resume control signal to the memory module of the next stage.

摘要翻译： 一种半导体器件，其可以减少在从恢复模式转换到正常模式期间产生的冲击电流的峰值。 半导体器件具有多个菊花链式存储器模块。 每个存储器模块包括存储器阵列，用于在恢复模式下控制到存储器模块的组成元件的源电压的开关，以及延迟电路，其接收顺序从恢复模式转换到正常模式的恢复控制信号 并将从输入的恢复控制信号延迟的恢复控制信号输出到下一级的存储器模块。

公开(公告)号：US5991232A

公开(公告)日：1999-11-23

申请号：US143253

申请日：1998-08-28

申请人： Masashi Matsumura ,  Akira Yamazaki ,  Isamu Hayashi ,  Atsuo Mangyo

发明人： Masashi Matsumura ,  Akira Yamazaki ,  Isamu Hayashi ,  Atsuo Mangyo

IPC分类号： G01R31/28 ,  G06F11/22 ,  G06F12/16 ,  G11C11/401 ,  G11C11/407 ,  G11C29/02 ,  G11C29/14 ,  G11C29/46 ,  G11C8/00

CPC分类号： G11C29/46 ,  G11C29/14

摘要： A semiconductor integrated circuit device includes an SDRAM module operating in synchronization with a clock signal, a logic circuit transmitting data with the SDRAM module for effecting necessary processing, a direct memory access circuit taking in and transferring an externally applied signal in synchronization with the clock signal corresponding to an operation clock of the SDRAM module, and a selector selecting either the output signal of the logic circuit and the output signal of the direct memory access circuit in accordance with a test mode instructing signal for application to the SDRAM module. A test of a synchronous memory can be performed by externally making fast and direct access to the synchronous memory without an influence of a skew in a signal.

摘要翻译： 半导体集成电路器件包括与时钟信号同步操作的SDRAM模块，与SDRAM模块发送数据以进行必要处理的逻辑电路，直接存储器存取电路与时钟信号同步地接收和传送外部施加的信号 对应于SDRAM模块的操作时钟，以及选择器，根据用于应用于SDRAM模块的测试模式指示信号，选择逻辑电路的输出信号和直接存储器存取电路的输出信号。 可以通过外部对同步存储器进行快速和直接的访问而不受信号中的偏斜的影响来执行同步存储器的测试。