公开(公告)号：US20080144811A1

公开(公告)日：2008-06-19

申请号：US11610919

申请日：2006-12-14

申请人： Vinodh Gopal ,  Erdinc Ozturk ,  Kaan Yuskel ,  Gunnar Gaubatz ,  Wajdi Feghali ,  Gilbert M. Wolrich

发明人： Vinodh Gopal ,  Erdinc Ozturk ,  Kaan Yuskel ,  Gunnar Gaubatz ,  Wajdi Feghali ,  Gilbert M. Wolrich

IPC分类号： H04L9/30

CPC分类号： G06F7/723 ,  H04L9/302

摘要： The present disclosure provides a method for performing modular exponentiation. The method may include generating a first remainder (xp) based on an encrypted message (X) modulo a first prime number (p) and generating a second remainder (xq) based on the encrypted message (X) modulo a second prime number (q). The method may further include generating a third remainder(v1) based on the first remainder (xp) raised to a first private key number (d1) modulo the first prime number (p) and simultaneously generating a fourth remainder (v2) based on the second remainder (xq) raised to a second private key number (d2) modulo the second prime number(q). The method may also include subtracting the fourth remainder (v2) from the third remainder (v1) to yield a result (v1−v2) and multiplying the result (v1−v2) by a constant (c) to produce a second result. The method may additionally include generating a sixth remainder (h) by taking the second result modulo the first prime number (p) and multiplying the sixth remainder (h) by the second prime number (q) to produce a third result. The method may further include adding the third result and the fourth remainder (v2) to yield a final result (Y) and generating, at least in part, a public key based on the final result (Y). Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于执行模幂运算的方法。 该方法可以包括基于第一素数（p）模数的加密消息（X）生成第一余数（xp），并且基于加密消息（X）生成第二余数（xq），第二素数（q） ）。 该方法还可以包括：基于第一余数（xp）产生第三余数（v1），所述第一余数（xp）基于所述第一余数（xp）生成第一素数（p）的第一私钥数（d1）并同时生成第四余数 第二余数（xq）升至第二素数（q）的第二私钥号（d2）。 该方法还可以包括从第三余数（v1）中减去第四余数（v2）以产生结果（v1-v2）并将结果（v1-v2）乘以常数（c）以产生第二结果。 该方法可以另外包括通过将第二结果以第一素数（p）取模并将第六余数（h）乘以第二素数（q）产生第三结果来产生第六余数（h）。 该方法还可以包括添加第三结果和第四余数（v2）以产生最终结果（Y），并且至少部分地基于最终结果（Y）生成公钥。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

公开(公告)号：US20110106872A1

公开(公告)日：2011-05-05

申请号：US12157074

申请日：2008-06-06

申请人： William Hasenplaugh ,  Gilbert Wolrich ,  Vinodh Gopal ,  Gunnar Gaubatz ,  Erdinc Ozturk ,  Wajdi Feghali

发明人： William Hasenplaugh ,  Gilbert Wolrich ,  Vinodh Gopal ,  Gunnar Gaubatz ,  Erdinc Ozturk ,  Wajdi Feghali

IPC分类号： G06F7/487

CPC分类号： G06F7/5324 ,  G06F7/72

摘要： An area efficient multiplier having high performance at modest clock speeds is presented. The performance of the multiplier is based on optimal choice of a number of levels of Karatsuba decomposition. The multiplier may be used to perform efficient modular reduction of large numbers greater than the size of the multiplier.

摘要翻译： 提出了一种在适度的时钟速度下具有高性能的区域有效乘法器。 乘数的表现是基于对Karatsuba分解的多个水平的最佳选择。 乘法器可用于执行大于乘数大小的大数量的有效的模块化减少。

公开(公告)号：US20090158132A1

公开(公告)日：2009-06-18

申请号：US12291621

申请日：2008-11-12

申请人： Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi Feghali ,  Erdinc Ozturk ,  Shay Gueron

发明人： Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi Feghali ,  Erdinc Ozturk ,  Shay Gueron

IPC分类号： H03M13/09 ,  G06F7/72 ,  G06F17/14 ,  G06F11/10 ,  G06F5/01

CPC分类号： G06F7/724 ,  H03M13/091

摘要： In one aspect, circuitry to determine a modular remainder with respect to a polynomial of a message comprised of a series of segment. In another aspect, circuitry to access at least a portion of a first number having a first endian format, determine a second number based on a bit reflection and shift of a third number having an endian format opposite to that of the first endian format, and perform a polynomial multiplication of the first number and the at least a portion of the first number.

摘要翻译： 在一个方面，用于确定相对于包括一系列段的消息的多项式的模块余数的电路。 在另一方面，访问具有第一末端格式的第一号码的至少一部分的电路基于具有与第一末端格式相反的端格式的第三号码的位反射和位移来确定第二号码，以及 执行第一数字和第一数字的至少一部分的多项式相乘。

公开(公告)号：US20080059865A1

公开(公告)日：2008-03-06

申请号：US11469222

申请日：2006-08-31

申请人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Daniel Cutter ,  Wajdi Feghali ,  Robert P. Ottavi

发明人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Daniel Cutter ,  Wajdi Feghali ,  Robert P. Ottavi

IPC分类号： G11C29/00

CPC分类号： G06F11/1076 ,  G06F2211/1054 ,  G06F2211/1057

摘要： The present disclosure provides an apparatus and method for generating a Galois-field syndrome. One exemplary method may include loading a first data byte from a first storage device to a first register and loading a second data byte from a second storage device to a second register; ANDing the most significant bit (MSB) of the first data byte and a Galois-field polynomial to generate a first intermediate output; XORing each bit of the first intermediate output with the least significant bits (LSBs) of the first data byte to generate a second intermediate output; MUXing the second intermediate output with each bit of the first data byte to generate a third intermediate output; XORing each bit of the third intermediate output with each bit of the second data byte to generate at a fourth intermediate output; and generating a RAID Q syndrome based on, at least in part, the fourth intermediate output. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于产生伽罗瓦域综合征的装置和方法。 一个示例性方法可以包括将第一数据字节从第一存储设备加载到第一寄存器，并将第二数据字节从第二存储设备加载到第二寄存器; 将第一数据字节的最高有效位（MSB）和伽罗瓦域多项式进行比较以产生第一中间输出; 用第一数据字节的最低有效位（LSB）对第一中间输出的每个位进行异或，以产生第二中间输出; 将第二中间输出与第一数据字节的每个位进行多路复用以产生第三中间​​输出; 将第三中间输出的每个位与第二数据字节的每个位进行异或，以在第四中间输出处产生; 以及至少部分地基于第四中间输出产生RAID Q综合征。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

公开(公告)号：US20070192626A1

公开(公告)日：2007-08-16

申请号：US11647892

申请日：2006-12-28

申请人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

发明人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

IPC分类号： G06F12/14

CPC分类号： G06F21/602

摘要： The disclosure includes description of a processor component that includes a set of register bits to perform a shift register operation. The component window detection logic can detect a window of bits in the set of register bits and, in response to detecting the window, output the window of bits.

摘要翻译： 本公开包括描述包括一组寄存器位以执行移位寄存器操作的处理器组件。 组件窗口检测逻辑可以检测寄存器位组中的位窗口，并且响应于检测窗口输出位窗口。

公开(公告)号：US20070192571A1

公开(公告)日：2007-08-16

申请号：US11354666

申请日：2006-02-14

申请人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

发明人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

IPC分类号： G06F15/00

CPC分类号： G06F9/30014 ,  G06F7/5324 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30181 ,  G06F9/3814 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3885 ,  G06F9/3897

摘要： In general, in one aspect, the disclosure describes a processing unit that includes a datapath having an input buffer, at least one memory, and an arithmetic logic unit, and control logic having access to a program instruction control store. The control logic controls operation of the datapath and may concurrently cause the datapath to operate in response to different instructions that use different sections of the datapath, wherein the different sections of the datapath comprise a first section transferring data from an input buffer to the memory and a second section transferring data from the memory to the arithmetic logic unit.

摘要翻译： 通常，在一个方面，本公开描述了一种处理单元，其包括具有输入缓冲器，至少一个存储器和算术逻辑单元的数据通路，以及具有访问程序指令控制存储器的控制逻辑。 控制逻辑控制数据路径的操作并且可以同时使数据路径响应于使用数据路径的不同部分的不同指令来操作，其中数据通路的不同部分包括将数据从输入缓冲器传送到存储器的第一部分，以及 第二部分，将数据从存储器传送到算术逻辑单元。

公开(公告)号：US08189792B2

公开(公告)日：2012-05-29

申请号：US12005680

申请日：2007-12-28

申请人： Brent Boswell ,  Kirk Yap ,  Gilbert Wolrich ,  Wajdi Feghali ,  Vinodh Gopal ,  Srinivas Chennupaty ,  Makaram Raghunandan

发明人： Brent Boswell ,  Kirk Yap ,  Gilbert Wolrich ,  Wajdi Feghali ,  Vinodh Gopal ,  Srinivas Chennupaty ,  Makaram Raghunandan

IPC分类号： G06F21/00

CPC分类号： H04L9/0631 ,  H04L2209/125

摘要： In one embodiment, the present invention includes a processor having logic to perform a round of a cryptographic algorithm responsive to first and second round micro-operations to perform the round on first and second pairs of columns, where the logic includes dual datapaths that are half the width of the cryptographic algorithm width (or smaller). Additional logic may be used to combine the results of the first and second round micro-operations to obtain a round result. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括处理器，其具有响应于第一和第二轮微操作执行一轮加密算法以在第一和第二列列上执行循环的逻辑，其中该逻辑包括半数的双数据通路 加密算法宽度（或更小）的宽度。 可以使用附加逻辑来组合第一和第二轮微操作的结果以获得圆形结果。 描述和要求保护其他实施例。

公开(公告)号：US08042025B2

公开(公告)日：2011-10-18

申请号：US12291621

申请日：2008-11-12

申请人： Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi Feghali ,  Erdinc Ozturk ,  Shay Gueron

发明人： Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi Feghali ,  Erdinc Ozturk ,  Shay Gueron

IPC分类号： H03M13/03

CPC分类号： G06F7/724 ,  H03M13/091

摘要： In one aspect, circuitry to determine a modular remainder with respect to a polynomial of a message comprised of a series of segment. In another aspect, circuitry to access at least a portion of a first number having a first endian format, determine a second number based on a bit reflection and shift of a third number having an endian format opposite to that of the first endian format, and perform a polynomial multiplication of the first number and the at least a portion of the first number.

摘要翻译： 在一个方面，用于确定相对于包括一系列段的消息的多项式的模块余数的电路。 在另一方面，访问具有第一末端格式的第一号码的至少一部分的电路基于具有与第一末端格式相反的端格式的第三号码的位反射和位移来确定第二号码，以及 执行第一数字和第一数字的至少一部分的多项式相乘。

公开(公告)号：US20080162806A1

公开(公告)日：2008-07-03

申请号：US11617966

申请日：2006-12-29

申请人： Vinodh Gopal ,  Yogesh Bansal ,  Gilbert M. Wolrich ,  Wajdi Feghali ,  Kirk Yap

发明人： Vinodh Gopal ,  Yogesh Bansal ,  Gilbert M. Wolrich ,  Wajdi Feghali ,  Kirk Yap

IPC分类号： G06F12/06

CPC分类号： G06F11/1076 ,  G06F2211/1057

摘要： The present disclosure provides a method for generating RAID syndromes. In one embodiment the method may include loading a first data byte of a first disk block and a first data byte of a second disk block from a storage device to an arithmetic logic unit. The method may further include XORing the first data byte of the first disk block and the first data byte of the second disk block to generate a first result and storing the first result in a results buffer. The method may also include iteratively repeating, loading intermediate data bytes corresponding to the first disk block and intermediate data bytes corresponding to the second disk block from the storage device to the arithmetic logic unit. The method may additionally include XORing the intermediate data bytes corresponding to the first disk block and the intermediate data bytes corresponding to the second disk block to generate intermediate results and generating a RAID syndrome based on, at least in part, the intermediate results. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于生成RAID综合征的方法。 在一个实施例中，该方法可以包括将第一磁盘块的第一数据字节和第二磁盘块的第一数据字节从存储设备加载到算术逻辑单元。 该方法还可以包括将第一磁盘块的第一数据字节和第二磁盘块的第一数据字节进行异或，以产生第一结果并将第一结果存储在结果缓冲器中。 该方法还可以包括将对应于第一磁盘块的中间数据字节和对应于第二磁盘块的中间数据字节从存储设备反复重复加载到算术逻辑单元。 该方法还可以包括对与第一磁盘块相对应的中间数据字节和对应于第二磁盘块的中间数据字节进行异或，以产生中间结果，并至少部分地基于中间结果生成RAID综合征。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

公开(公告)号：US20080147768A1

公开(公告)日：2008-06-19

申请号：US11610841

申请日：2006-12-14

申请人： Vinodh Gopal ,  Wajdi Feghali ,  Gilbert Wolrich ,  Daniel Cutter ,  Robert P. Ottavi

发明人： Vinodh Gopal ,  Wajdi Feghali ,  Gilbert Wolrich ,  Daniel Cutter ,  Robert P. Ottavi

IPC分类号： G06F7/38

CPC分类号： G06F7/723

摘要： The present disclosure provides a system and method for performing modular exponentiation. The method includes loading a first word of a vector from memory into a first register and subsequently loading the first word from the first register to a second register. The method may also include loading a second word into the first register and loading at least one bit from the second register into an arithmetic logic unit. The method may further include performing modular exponentiation on the at least one bit to generate a result and generating a public key based upon, at least in part, the result. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于执行模幂运算的系统和方法。 该方法包括将来自存储器的向量的第一字加载到第一寄存器中，并随后将第一个字从第一寄存器加载到第二寄存器。 该方法还可以包括将第二字加载到第一寄存器中并将至少一个比特从第二寄存器加载到算术逻辑单元中。 该方法还可以包括在至少一个比特上执行模幂运算以产生结果，并且至少部分地基于结果生成公开密钥。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。