公开(公告)号：US06412050B1

公开(公告)日：2002-06-25

申请号：US09475984

申请日：1999-12-30

申请人： Stephan J. Jourdan ,  Ronny Ronen ,  Michael Bekerman

发明人： Stephan J. Jourdan ,  Ronny Ronen ,  Michael Bekerman

IPC分类号： G06F1200

CPC分类号： G06F9/3806 ,  G06F12/126

摘要： Apparatus and methods to filter memory record updates. A microprocessor can include a memory record update filter. The memory record update filter can include a table memory populated by a plurality of data entries. Each data entry can include a data tag field to store a data tag, a data field to store a data value, and a filter field to store a filter value. A first comparator can be in communication with the data tag field of the table memory and a data accessing information input to perform a data tag comparison. A second comparator can be in communication with the filter field of the table memory and a data value input. A control circuit can be in communication with the table memory, the first comparator, and the second comparator.

摘要翻译： 用于过滤内存记录更新的设备和方法。 微处理器可以包括存储器记录更新过滤器。 存储器记录更新过滤器可以包括由多个数据条目填充的表存储器。 每个数据条目可以包括用于存储数据标签的数据标签字段，用于存储数据值的数据字段和用于存储过滤器值的过滤器字段。 第一比较器可以与表存储器的数据标签字段进行通信，以及数据访问信息输入以执行数据标签比较。 第二比较器可以与表存储器的滤波器字段进行通信，并且与数据值输入通信。 控制电路可以与表存储器，第一比较器和第二比较器通信。

公开(公告)号：US07757065B1

公开(公告)日：2010-07-13

申请号：US09708722

申请日：2000-11-09

申请人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

发明人： Stephan J. Jourdan ,  Ronny Ronen ,  Lihu Rappoport

IPC分类号： G06F9/30

CPC分类号： G06F12/0875 ,  G06F9/3808

摘要： In a front-end system for a processor, a recording scheme for instruction segments stores the instructions in reverse program order. Instruction segments may be traces, extended blocks or basic blocks. By storing the instructions in reverse program order, the instruction segment is easily extended to include additional instructions. The instruction segments may be extended without having to re-index tag arrays, pointers that associate instruction segments with other instruction segments.

摘要翻译： 在用于处理器的前端系统中，用于指令段的记录方案以反向程序顺序存储指令。 指令段可以是跟踪，扩展块或基本块。 通过以反向程序顺序存储指令，指令段可以容易地扩展到包括附加指令。 指令段可以被扩展，而不必重新索引标签数组，将指令段与其他指令段相关联的指针。

公开(公告)号：US06880063B2

公开(公告)日：2005-04-12

申请号：US10755017

申请日：2004-01-09

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US07644236B2

公开(公告)日：2010-01-05

申请号：US11045528

申请日：2005-01-28

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F12/00

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A memory cache bank prediction unit is provided for use in a processor having a plurality of memory cache banks. The memory cache bank prediction unit has an input port that receives an instruction. The memory cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of memory cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个存储器高速缓存组的处理器中的存储器高速缓存组预测单元。 存储器缓存库预测单元具有接收指令的输入端口。 存储器缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个存储器高速缓冲存储体中的哪一个与该指令相关联。

公开(公告)号：US08285976B2

公开(公告)日：2012-10-09

申请号：US09749405

申请日：2000-12-28

申请人： Stephan J. Jourdan ,  Adi Yoaz ,  Mattan Erez ,  Ronny Ronen

发明人： Stephan J. Jourdan ,  Adi Yoaz ,  Mattan Erez ,  Ronny Ronen

IPC分类号： G06F9/00 ,  G06F9/44

CPC分类号： G06F9/3861 ,  G06F9/3848

摘要： A branch predicting apparatus is disclosed that reduces branch mispredictions in a processor. The branch prediction apparatus includes a base misprediction history register. The branch prediction apparatus includes a meta predictor that receives an index value and a branch prediction to generate a misprediction value in accordance with the base misprediction history register. The branch prediction apparatus also includes a logic gate that receives the branch prediction and the misprediction value to generate a final prediction. The final prediction may be used to predict whether a branch is taken or not taken.

摘要翻译： 公开了一种分支预测装置，其减少处理器中的分支错误预测。 分支预测装置包括基本错误预测历史寄存器。 分支预测装置包括元预测器，其接收索引值和分支预测，以根据基本错误预测历史寄存器生成错误预测值。 分支预测装置还包括接收分支预测和误预测值以产生最终预测的逻辑门。 最终预测可用于预测是否采取分支。

公开(公告)号：US06594754B1

公开(公告)日：2003-07-15

申请号：US09348404

申请日：1999-07-07

申请人： Stephan J. Jourdan ,  Gad S. Sheaffer ,  Ronny Ronen

发明人： Stephan J. Jourdan ,  Gad S. Sheaffer ,  Ronny Ronen

IPC分类号： G06F9315

CPC分类号： G06F9/3857 ,  G06F9/30032 ,  G06F9/30167 ,  G06F9/384

摘要： A computer architecture to process move instructions by allowing multiple mappings between logical registers and the same physical register. In one embodiment, a counter is associated with each physical register to indicate when the physical register is free. A register-to-register move instruction is processed by mapping the logical destination register of the move instruction to the same physical register to which the logical source register of the move instruction is mapped. An immediate-to-register move instruction is processed by mapping the logical destination register of the move instruction to a physical register storing the immediate.

摘要翻译： 通过允许逻辑寄存器和同一物理寄存器之间的多个映射来处理移动指令的计算机体系结构。 在一个实施例中，计数器与每个物理寄存器相关联，以指示何时物理寄存器是空闲的。 通过将移动指令的逻辑目标寄存器映射到映射了移动指令的逻辑源寄存器的同一物理寄存器来处理寄存器到寄存器移动指令。 通过将移动指令的逻辑目标寄存器映射到存储立即数的物理寄存器来处理立即注册移动指令。

公开(公告)号：US06516405B1

公开(公告)日：2003-02-04

申请号：US09475646

申请日：1999-12-30

申请人： Stephan J. Jourdan ,  Freddy Gabbay ,  Ronny Ronen ,  Adi Yoaz

发明人： Stephan J. Jourdan ,  Freddy Gabbay ,  Ronny Ronen ,  Adi Yoaz

IPC分类号： G06F945

CPC分类号： G06F9/30094 ,  G06F9/383 ,  G06F9/3832 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3863

摘要： The present invention is directed to an apparatus and method for data collapsing based on control-flow speculation (conditional branch predictions). Because conditional branch outcomes are resolved based on actual data values, the conditional branch prediction provides potentially valuable insight into data values. Upon encountering a branch if equal instruction and this instruction is predicted as taken or a branch if not equal instruction and this instruction is predicted as not taken, this invention assumes that the two operands used to determine the conditional branch are equal. The data predictions are safe because a data misprediction means a conditional branch misprediction which results in a pipeline flush of the instructions following the conditional branch instruction including the data mispredictions.

摘要翻译： 本发明涉及一种基于控制流推测（条件分支预测）的数据压缩的装置和方法。 由于条件分支结果基于实际数据值进行解析，条件分支预测提供了对数据值的潜在有价值的洞察。 如果相等的指令遇到分支，并且如果不是相等的指令预测该指令或分支，并且该指令被预测为未被使用，则本发明假设用于确定条件分支的两个操作数相等。 数据预测是安全的，因为数据错误预测是指条件分支错误预测，导致在包括数据错误预测的条件分支指令之后的指令的流水线刷新。

公开(公告)号：US07284116B2

公开(公告)日：2007-10-16

申请号：US10307557

申请日：2002-12-02

申请人： Stephan J. Jourdan ,  Freddy Gabbay ,  Ronny Ronen ,  Adi Yoaz

发明人： Stephan J. Jourdan ,  Freddy Gabbay ,  Ronny Ronen ,  Adi Yoaz

IPC分类号： G06F9/34

CPC分类号： G06F9/30094 ,  G06F9/383 ,  G06F9/3832 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3863

摘要： The present invention is directed to an apparatus and method for data collapsing based on control-flow speculation (conditional branch predictions). Because conditional branch outcomes are resolved based on actual data values, the conditional branch prediction provides potentially valuable insight into data values. Upon encountering a branch if equal instruction and this instruction is predicted as taken or a branch if not equal instruction and this instruction is predicted as not taken, this invention assumes that the two operands used to determine the conditional branch are equal. The data predictions are safe because a data misprediction means a conditional branch misprediction which results in a pipeline flush of the instructions following the conditional branch instruction including the data mispredictions.

摘要翻译： 本发明涉及一种基于控制流推测（条件分支预测）的数据压缩的装置和方法。 由于条件分支结果基于实际数据值进行解析，条件分支预测提供了对数据值的潜在有价值的洞察。 如果相等的指令遇到分支，并且如果不是相等的指令预测该指令或分支，并且该指令被预测为未被使用，则本发明假设用于确定条件分支的两个操作数相等。 数据预测是安全的，因为数据错误预测是指条件分支错误预测，导致在包括数据错误预测的条件分支指令之后的指令的流水线刷新。

公开(公告)号：US06694421B2

公开(公告)日：2004-02-17

申请号：US09474381

申请日：1999-12-29

申请人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

发明人： Adi Yoaz ,  Ronny Ronen ,  Lihu Rappoport ,  Mattan Erez ,  Stephan J. Jourdan ,  Bob Valentine

IPC分类号： G06F1208

CPC分类号： G06F9/3885 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/3836 ,  G06F12/0846

摘要： A cache bank prediction unit is provided for use in a processor having a plurality of cache memory banks. The cache bank prediction unit has an input port that receives an instruction. The cache bank prediction unit also has an evaluation unit, coupled to the input port, that predicts which of the plurality of cache banks is associated with the instruction.

摘要翻译： 提供了一种用于具有多个高速缓存存储体的处理器中的高速缓存存储体预测单元。 高速缓存库预测单元具有接收指令的输入端口。 高速缓存库预测单元还具有耦合到输入端口的评估单元，该评估单元预测多个高速缓存组中的哪一个与该指令相关联。

公开(公告)号：US06631445B2

公开(公告)日：2003-10-07

申请号：US10372194

申请日：2003-02-25

申请人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

发明人： Lihu Rappoport ,  Stephan J. Jourdan ,  Ronny Ronen

IPC分类号： G06F1200

CPC分类号： G06F12/0846 ,  G06F12/0875 ,  G06F12/0886

摘要： A cache architecture is adapted to store data items of variable length. Given appropriate circumstances, the cache architecture permits multiple data items to be retrieved from the cache in single clock cycle. The cache architecture may find application in a front end processing system of a processor storing instruction segments. If a first instruction segment does not occupy the full width of the cache, other instruction segments can be retrieved from the cache simultaneously with the first instruction segment. The cache may be organized into a plurality of cache banks, each cache bank being independently addressed. Each bank may consist of several cache ways.