公开(公告)号：US08023565B2

公开(公告)日：2011-09-20

申请号：US11475172

申请日：2006-06-27

申请人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

发明人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

IPC分类号： H04N7/18

CPC分类号： H04N19/423 ,  H04N19/44 ,  H04N19/61

摘要： A picture processing apparatus includes a decoder configured to decode encoded data to generate a decoded picture. A picture memory has a plurality of banks each containing a plurality of pages to which row addresses are assigned, and is configured to store the decoded picture. A bank selector is configured to divide the decoded picture into a plurality of blocks, and to select a page of a different bank as a write location for a block adjacent in at least one of either a horizontal direction or a vertical direction. A write controller is configured to write pixel data of pixels occupying even lines of each of the blocks, and pixel data of pixels occupying odd lines of each of the blocks in a column address direction of each of the page in an alternating manner.

摘要翻译： 图像处理装置包括：解码器，被配置为对编码数据进行解码以生成解码图像。 图像存储器具有多个存储体，每个存储体包含分配了行地址的多个页面，并且被配置为存储解码图像。 存储体选择器被配置为将解码图像划分为多个块，并且选择不同存储体的页作为在水平方向或垂直方向中的至少一个中相邻的块的写入位置。 写入控制器被配置为写入占据每个块的偶数行的像素的像素数据，并且以交替的方式在每个页面的列地址方向上占据每个块的奇数行的像素的像素数据。

公开(公告)号：US20060126743A1

公开(公告)日：2006-06-15

申请号：US11127225

申请日：2005-05-12

申请人： Satoshi Takekawa ,  Shuji Michinaka ,  Kiwamu Watanabe ,  Tatsuhiro Suzumura ,  Akihiro Oue

发明人： Satoshi Takekawa ,  Shuji Michinaka ,  Kiwamu Watanabe ,  Tatsuhiro Suzumura ,  Akihiro Oue

IPC分类号： H04N11/04 ,  H04B1/66 ,  H04N11/02 ,  H04N7/12

CPC分类号： H03M7/425 ,  H04N19/136 ,  H04N19/182 ,  H04N19/44 ,  H04N19/61 ,  H04N19/91

摘要： The present invention provides a moving picture format variable length code (VLC) decoder that decodes at a high speed. The VLC decoder includes an input data memory, which is stored with a pixel data coefficient string in moving picture format, a table reference device, which is stored with table reference data and receives memory data from the input data memory, table storage memory including a reference table, which is stored with parametric data, receives table reference data ARG from the table reference device, and transmits parametric data to the table reference device, and output data memory, which receives reference table data made from a coefficient flag output from the table reference device and the last coefficient flag.

摘要翻译： 本发明提供了以高速解码的运动图像格式可变长度码（VLC）解码器。 VLC解码器包括以运动图像格式存储的像素数据系数串的输入数据存储器，与参考数据一起存储的表参考设备，并从输入数据存储器接收存储器数据，表存储器包括 与参考数据一起存储的参考表从表参考装置接收表参考数据ARG，并将参数数据发送到表参考装置，并输出数据存储器，其接收从表中输出的系数标志产生的参考表数据 参考设备和最后一个系数标志。

公开(公告)号：US20060202874A1

公开(公告)日：2006-09-14

申请号：US11166174

申请日：2005-06-27

申请人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

发明人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

IPC分类号： H03M7/40

CPC分类号： H03M7/40

摘要： A system for decoding a variable-length codeword includes a buffer circuit storing the codeword, a detection circuit detecting the number of bits of a prefix portion of the codeword by use of a detection table while updating the codeword, an extraction circuit extracting a codeword of a suffix portion of the codeword based on the number of bits of the prefix portion while updating the codeword, and a first decoding circuit decoding the codeword base on the number of bits of the prefix portion and the codeword of the suffix portion.

摘要翻译： 用于解码可变长度码字的系统包括存储码字的缓冲器电路，检测电路，在更新码字的同时利用检测表检测码字的前缀部分的比特数，提取电路提取码字的码字 在更新码字的同时基于前缀部分的比特数的码字的后缀部分，以及基于前缀部分的比特数和后缀部分的码字对码字进行解码的第一解码电路。

公开(公告)号：US07102550B1

公开(公告)日：2006-09-05

申请号：US11166174

申请日：2005-06-27

申请人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

发明人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

IPC分类号： H03M7/40

CPC分类号： H03M7/40

摘要： A system for decoding a variable-length codeword includes a buffer circuit storing the codeword, a detection circuit detecting the number of bits of a prefix portion of the codeword by use of a detection table while updating the codeword, an extraction circuit extracting a codeword of a suffix portion of the codeword based on the number of bits of the prefix portion while updating the codeword, and a first decoding circuit decoding the codeword base on the number of bits of the prefix portion and the codeword of the suffix portion.

摘要翻译： 用于解码可变长度码字的系统包括存储码字的缓冲器电路，检测电路，在更新码字的同时利用检测表检测码字的前缀部分的比特数，提取电路提取码字的码字 在更新码字的同时基于前缀部分的比特数的码字的后缀部分，以及基于前缀部分的比特数和后缀部分的码字对码字进行解码的第一解码电路。

公开(公告)号：US20080225954A1

公开(公告)日：2008-09-18

申请号：US12045977

申请日：2008-03-11

申请人： Tatsuhiro Suzumura ,  Takaya Ogawa ,  Akihiro Oue

发明人： Tatsuhiro Suzumura ,  Takaya Ogawa ,  Akihiro Oue

IPC分类号： H04N7/12

CPC分类号： H04N19/42 ,  H04N19/44 ,  H04N19/70

摘要： The invention includes: a bitstream updating output unit configured to receive a bitstream and update a syntax element located at a beginning of the bitstream according to a code length thereof and outputs the syntax element; a bitstream decoding unit configured to decode, in response to a decode request, a variable-length code of the syntax element outputted from the bitstream updating output unit; a zerosLeft updating unit configured to update zerosLeft based on a specific syntax element decoded by the bitstream decoding unit; a run_before remaining number updating unit configured to update a run_before remaining number based on a specific syntax element decoded by the bitstream decoding unit; and a syntax selection unit configured to select a syntax element to be decoded by the bitstream decoding unit. Thus, multiple zero run_before syntaxes and one non-zero run_before syntax, or multiple zero run_before syntaxes are decoded all at once.

摘要翻译： 本发明包括：比特流更新输出单元，被配置为根据其比特流的码长来接收比特流并更新位于比特流的开头的语法元素，并输出语法元素; 比特流解码单元，被配置为响应于解码请求解码从比特流更新输出单元输出的语法元素的可变长度代码; zerosLeft更新单元，被配置为基于由比特流解码单元解码的特定语法元素来更新zerosLeft; run_before剩余号更新单元，被配置为基于由比特流解码单元解码的特定语法元素来更新run_before剩余号码; 以及语法选择单元，被配置为选择要由比特流解码单元解码的语法元素。 因此，多个零run_before语法和一个非零run_before语法，或多个零run_before语法被一次解码。

公开(公告)号：US08275196B2

公开(公告)日：2012-09-25

申请号：US13196463

申请日：2011-08-02

申请人： Fumio Yoshiya ,  Akihiro Oue ,  Masahiro Yamada

发明人： Fumio Yoshiya ,  Akihiro Oue ,  Masahiro Yamada

IPC分类号： G06K9/00

CPC分类号： H04N13/111

摘要： According to one embodiment, an image processing device includes a plurality of parallax image generators. Each of the parallax image generators is configured to generate a first image and a second image based on an input image and a parameter for setting a distance between viewpoints. There is a first parallax between the first image and the second image. The first parallax depends on the parameter for setting the distance between viewpoints. The input image is inputted to the parallax image generators in common. A plurality of parameters for setting the distance between viewpoints different from each other are inputted to the parallax image generators, respectively.

摘要翻译： 根据一个实施例，图像处理装置包括多个视差图像生成器。 每个视差图像生成器被配置为基于输入图像生成第一图像和第二图像，以及用于设置视点之间的距离的参数。 在第一图像和第二图像之间存在第一视差。 第一视差取决于设置视点之间距离的参数。 输入图像被共同地输入到视差图像生成器。 将用于设定彼此不同的视点之间的距离的多个参数分别输入到视差图像生成器。

公开(公告)号：US20120154528A1

公开(公告)日：2012-06-21

申请号：US13174218

申请日：2011-06-30

申请人： Ryo Hidaka ,  Akihiro Oue

发明人： Ryo Hidaka ,  Akihiro Oue

IPC分类号： H04N5/14 ,  H04N13/00

CPC分类号： H04N5/144 ,  H04N13/264

摘要： According to one embodiment, an image processing device includes a motion detector and a depth generator. The motion detector is configured to detect a motion vector of a video signal. The depth generator is a depth generating means configured to generate depth data of the video signal based on the motion vector. The depth generator is configured to generate the depth data when the video signal is a still image.

摘要翻译： 根据一个实施例，图像处理装置包括运动检测器和深度发生器。 运动检测器被配置为检测视频信号的运动矢量。 深度发生器是深度生成装置，被配置为基于运动矢量生成视频信号的深度数据。 深度发生器被配置为当视频信号是静止图像时生成深度数据。

公开(公告)号：US06433709B1

公开(公告)日：2002-08-13

申请号：US09659823

申请日：2000-09-11

申请人： Akihiro Oue

发明人： Akihiro Oue

IPC分类号： H03M740

CPC分类号： H03M7/425

摘要： A decoding apparatus using tables T1, T2, and T4 has a buffer memory (1), a code word separation circuit (2), a comparator (31), and an addition circuit (4). In the table T1, decoded data items corresponding to each code word are stored based on each code length as index. In the table T2, addresses in the table T1 corresponding to the minimum value in code words having each code length is stored based on the code length as index. In the table T4, the number of code words having each code length is stored based on the code length as index. The buffer memory (1) stores the real data part in a bit stream transferred from outside. The code word separation circuit (31) separates each bit data item from the buffer memory (1). The comparator (31) analyses the content of the data item transferred from the code word separation circuit (2). The addition circuit (4) adds the output from the comparator (31) to the output from the table T2.

摘要翻译： 使用表T1，T2和T4的解码装置具有缓冲存储器（1），码字分离电路（2），比较器（31）和加法电路（4）。 在表T1中，基于每个代码长度作为索引来存储与每个代码字对应的解码数据项。 在表T2中，基于代码长度作为索引来存储与具有每个代码长度的代码字中的最小值对应的表T1中的地址。 在表T4中，基于代码长度作为索引来存储具有每个代码长度的代码字的数量。 缓冲存储器（1）将实际数据部分存储在从外部传送的比特流中。 码字分离电路（31）将每个位数据项与缓冲存储器（1）分离。 比较器（31）分析从码字分离电路（2）传送的数据项目的内容。 加法电路（4）将来自比较器（31）的输出与表T2的输出相加。