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17 条记录 (耗时 0.06 秒)

    Programmable logic device with cascading DSP slices
    12.
    发明申请
    Programmable logic device with cascading DSP slices 有权
    具有级联DSP片的可编程逻辑器件

    公开(公告)号：US20050144212A1

    公开(公告)日：2005-06-30

    申请号：US11019783

    申请日：2004-12-21

    申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    IPC分类号： G06F15/00 ,  G06F15/78 ,  H03K19/177

    CPC分类号： H03K19/17736 ,  G06F15/7867 ,  H03K19/17732

    摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be cascaded to create DSP circuits of varying size and complexity. Each DSP slice includes a plurality of operand input ports and a slice output port, all of which are programmably connected to general routing and logic resources. The operand ports receive operands for processing, and a slice output port conveys processed results. Each slice additionally includes a feedback port connected to the respective slice output port, to support accumulate functions in this embodiment, and a cascade input port connected to the output port of an upstream slice to support cascading.

    摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以级联的DSP片段，以创建不同大小和复杂度的DSP电路。 每个DSP片包括多个操作数输入端口和片输出端口，所有这些端口都可编程地连接到通用路由和逻辑资源。 操作数端口接收处理的操作数，切片输出端口传送处理结果。 每个切片还包括连接到相应切片输出端口的反馈端口，以支持在该实施例中的累积功能，以及连接到上游切片的输出端口以支持级联的级联输入端口。

    Arithmetic circuit with multiplexed addend inputs
    14.
    发明申请
    Arithmetic circuit with multiplexed addend inputs 有权
    具有复用加法输入的算术电路

    公开(公告)号：US20050144216A1

    公开(公告)日：2005-06-30

    申请号：US11019854

    申请日：2004-12-21

    申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    IPC分类号： G06F7/509 ,  G06F15/00

    CPC分类号： G06F7/509

    摘要： Described are arithmetic circuits divided logically into a product generator and an adder. Multiplexing circuitry logically disposed between the product generator and the adder supports conventional functionality by providing partial products from the product generator to addend terminals of the adder. The multiplexing circuitry can also be controlled to direct a number of external added inputs to the adder. The additional addend inputs can include inputs and outputs cascaded from other arithmetic circuits.

    摘要翻译： 描述的是算术电路，逻辑上分为乘积发生器和加法器。 逻辑上位于产品发生器和加法器之间的多路复用电路通过提供来自产品发生器的部分乘积到加法器的末端来支持常规功能。 还可以控制复用电路以将多个外部添加的输入引导到加法器。 附加加数输入可以包括从其他算术电路级联的输入和输出。

    Applications of cascading DSP slices
    15.
    发明申请
    Applications of cascading DSP slices 有权
    级联DSP片的应用

    公开(公告)号：US20050144215A1

    公开(公告)日：2005-06-30

    申请号：US11019518

    申请日：2004-12-21

    申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    IPC分类号： G06F15/00

    CPC分类号： G06F7/5443

    摘要： In one embodiment an IC is disclosed which includes a plurality of cascaded digital signal processing slices, wherein each slice has a multiplier coupled to an adder via a multiplexer and each slice has a direct connection to an adjoining slice; and means for configuring the plurality of digital signal processing slices to perform one or more mathematical operations, via, for example, opmodes. This IC allows for the implementation of some basic math functions, such as add, subtract, multiply and divide. Many other applications may be implemented using the one or more DSP slices, for example, accumulate, multiply accumulate (MACC), a wide multiplexer, barrel shifter, counter, and folded, decimating, and interpolating FIRs to name a few.

    摘要翻译： 在一个实施例中，公开了一种IC，其包括多个级联的数字信号处理片，其中每个片具有经由多路复用器耦合到加法器的乘法器，并且每个片与直接连接到相邻片; 以及用于通过例如opmode来配置多个数字信号处理片以执行一个或多个数学运算的装置。 该IC允许实现一些基本的数学函数，例如加，减，乘和除。 可以使用一个或多个DSP片段来实现许多其它应用，例如，累加，乘法累加（MACC），宽多路复用器，桶形移位器，计数器和折叠，抽取和内插FIR等等。

    Mathematical circuit with dynamic rounding
    16.
    发明申请
    Mathematical circuit with dynamic rounding 有权
    具有动态四舍五入的数学电路

    公开(公告)号：US20050144213A1

    公开(公告)日：2005-06-30

    申请号：US11019853

    申请日：2004-12-21

    申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    IPC分类号： G06F7/499 ,  G06F15/00

    CPC分类号： G06F7/49963

    摘要： Described are mathematical circuits that perform flexible rounding schemes. The circuits require few additional resources and can be adjusted dynamically to change the number of bits involved in the rounding. In one embodiment, a DSP circuit stores a rounding constant selected from the group of binary numbers 2(M−1) and 2(M−1)−1, calculates a correction factor, and sums the rounding constant, the correction factor, and a data item to obtain a rounded data item.

    摘要翻译： 描述了执行灵活舍入方案的数学电路。 这些电路需要很少的额外资源，并且可以动态调整以改变舍入所涉及的位数。 在一个实施例中，DSP电路存储从二进制数2（M-1）和2（M-1）-1组中选出的舍入常数，计算一个 校正因子，并且舍入常数，校正因子和数据项，以获得舍入的数据项。

    Programmable logic device with pipelined DSP slices
    17.
    发明申请
    Programmable logic device with pipelined DSP slices 有权
    可编程逻辑器件，带流水线DSP片

    公开(公告)号：US20050144211A1

    公开(公告)日：2005-06-30

    申请号：US11019782

    申请日：2004-12-21

    申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

    IPC分类号： G06F15/00 ,  H03K19/177

    CPC分类号： H03K19/17736 ,  H03K19/17732

    摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be combined to create DSP circuits of varying size and complexity. DSP slices in accordance with some embodiments includes programmable operand input registers that can be configured to introduce different amounts of delay, from zero to two clock cycles, for example, to support pipelining. In one such embodiment, each DSP slice includes a partial-product generator having a multiplier port, a multiplicand port, and a product port. The multiplier and multiplicand ports connect to the operand input port via respective first and second operand input registers, each of which is capable of introducing from zero to two clock cycles of delay. In another embodiment, the output of at least one operand input register can connect to the input of an operand input register of a downstream DSP slice so that operands can be transferred among one or more slices.

    摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以组合的DSP片段，以创建不同大小和复杂度的DSP电路。 根据一些实施例的DSP片段包括可被配置为从零到两个时钟周期引入不同量的延迟的可编程操作数输入寄存器，例如以支持流水线化。 在一个这样的实施例中，每个DSP片包括具有乘法器端口，被乘数端口和产品端口的部分乘积生成器。 乘法器和被乘数端口通过相应的第一和第二操作数输入寄存器连接到操作数输入端口，每个第一和第二操作数输入寄存器能够从零延迟到两个延迟的时钟周期。 在另一个实施例中，至少一个操作数输入寄存器的输出可以连接到下游DSP片的操作数输入寄存器的输入，使得操作数可以在一个或多个片之间传送。