公开(公告)号：US08659337B2

公开(公告)日：2014-02-25

申请号：US13188364

申请日：2011-07-21

申请人： Ilyas Elkin ,  William James Dally ,  Jonah M. Alben

发明人： Ilyas Elkin ,  William James Dally ,  Jonah M. Alben

IPC分类号： H03K3/356

CPC分类号： H03K3/356 ,  H03K3/356026 ,  H03K3/356052 ,  H03K3/356147 ,  H03K3/356191

摘要： One embodiment of the present invention sets forth a technique for capturing and holding a level of an input signal using a latch circuit that presents a low number of loads to the clock signal. The clock is only coupled to a bridging transistor and a pair of clock-activated pull-down or pull-up transistors. The level of the input signal is propagated to the output signal when the storage sub-circuit is not enabled. The storage sub-circuit is enabled by the bridging transistor and a propagation sub-circuit is activated and deactivated by the pair of clock-activated transistors.

摘要翻译： 本发明的一个实施例提出了一种使用向时钟信号呈现低负载的锁存电路来捕获和保持输入信号电平的技术。 时钟仅耦合到桥接晶体管和一对时钟激活的下拉或上拉晶体管。 当存储子电路未使能时，输入信号的电平被传播到输出信号。 存储子电路由桥接晶体管使能，传播子电路由一对时钟激活晶体管激活和去激活。

公开(公告)号：US08436866B2

公开(公告)日：2013-05-07

申请号：US13245769

申请日：2011-09-26

申请人： Jonah M. Alben

发明人： Jonah M. Alben

IPC分类号： G09G5/36 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0875 ,  G06T1/60

摘要： Methods, apparatuses, and systems are presented for caching. A cache memory area may be used for storing data from memory locations in an original memory area. The cache memory area may be used in conjunction with a repeatedly updated record of storage associated with the cache memory area. The repeatedly updated record of storage can thus provide a history of data storage associated with the cache memory area. The cache memory area may be loaded with entries previously stored in the cache memory area, by utilizing the repeatedly updated record of storage. In this manner, the record may be used to “warm up” the cache memory area, loading it with data entries that were previously cached and may be likely to be accessed again if repetition of memory accesses exists in the span of history captured by the repeatedly updated record of storage.

公开(公告)号：US20120274377A1

公开(公告)日：2012-11-01

申请号：US13095641

申请日：2011-04-27

申请人： Jonah M. Alben ,  William J. Dally

发明人： Jonah M. Alben ,  William J. Dally

IPC分类号： H03K3/286

CPC分类号： H03K3/286 ,  H03K3/012 ,  H03K3/356139 ,  H03K3/356191

摘要： One embodiment of the present invention sets forth a technique for technique for capturing and storing a level of an input signal using a single-trigger low-energy flip-flop circuit that is fully-static and insensitive to fabrication process variations. The single-trigger low-energy flip-flop circuit presents only three transistor gate loads to the clock signal and none of the internal nodes toggle when the input signal remains constant. The output signal Q is set or reset at the rising clock edge using a single-trigger sub-circuit. A set or reset may be armed while the clock signal is low, and the set or reset is triggered at the rising edge of the clock.

摘要翻译： 本发明的一个实施例提出了一种技术，用于使用完全静态且对制造工艺变化不敏感的单触发低能触发器电路来捕获和存储输入信号电平的技术。 单触发低能触发器电路仅对时钟信号提供三个晶体管栅极负载，并且当输入信号保持不变时，内部节点都不会切换。 输出信号Q在上升时钟沿使用单触发子电路设置或复位。 时钟信号为低电平时，可以设置置位或复位，并在时钟的上升沿触发置位或复位。

公开(公告)号：US08194085B2

公开(公告)日：2012-06-05

申请号：US12327626

申请日：2008-12-03

申请人： Joseph David Greco ,  Jonah M. Alben ,  Barry A. Wagner ,  Anthony Michael Tamasi

发明人： Joseph David Greco ,  Jonah M. Alben ,  Barry A. Wagner ,  Anthony Michael Tamasi

IPC分类号： G09G5/39 ,  G06F13/28 ,  G06F13/00 ,  G06F13/14

CPC分类号： G06F13/1694 ,  G06T1/60 ,  G09G5/003 ,  G09G5/006 ,  G09G5/363 ,  G09G5/39 ,  G09G2360/128

摘要： A memory hub permits a graphics processor to access random access memories, such as dynamic random access memories (DRAMs). In one implementation, the memory hub permits an increase in effective memory bandwidth by aggregating the memory of two or more memories. In another implementation, the memory hub permits a graphics processor to offload memory access interfacing operations to the memory hub.

摘要翻译： 存储器集线器允许图形处理器访问诸如动态随机存取存储器（DRAM）的随机存取存储器。 在一个实现中，存储器集线器通过聚合两个或更多个存储器的存储器来允许有效存储器带宽的增加。 在另一实现中，存储器集线器允许图形处理器将存储器访问接口操作卸载到存储器集线器。

公开(公告)号：US07847802B1

公开(公告)日：2010-12-07

申请号：US12325829

申请日：2008-12-01

申请人： Donald A. Bittel ,  Dorcas T. Hsia ,  David Kirk McAllister ,  Jonah M. Alben

发明人： Donald A. Bittel ,  Dorcas T. Hsia ,  David Kirk McAllister ,  Jonah M. Alben

IPC分类号： G09G5/39 ,  G06F12/02 ,  G06T15/40

CPC分类号： G09G5/397

摘要： A graphics system coalesces Z data and color data for a raster operations stage. The Z data and color data are stored in a memory aligned tile format. In one embodiment, rendering modes in which the tile does not have a data capacity corresponding to Z data or color data for a whole number of pixels have data for at least one pixel split across entries to improve packing efficiency. Rendering modes having a number of bits for Z data or color data that does not equal a power of two such as 24 bits, 48 bits, and 96 bits, may be implemented with a high packing efficiency in tile formats having a data capacity corresponding to a power of 2 bits.

摘要翻译： 图形系统将Z数据和颜色数据合并进光栅操作阶段。 Z数据和颜色数据以存储器对齐的瓦片格式存储。 在一个实施例中，瓦片不具有与Z数据相对应的数据容量的渲染模式或用于整个像素的颜色数据的渲染模式具有用于跨条目分割的至少一个像素的数据，以提高打包效率。 可以以具有对应于数据容量的数据容量的瓦片格式的高打包效率来实现具有不等于诸如24比特，48比特和96比特的两个功率的Z数据或颜色数据的比特数的渲染模式 2位的功率。

公开(公告)号：US07474313B1

公开(公告)日：2009-01-06

申请号：US11304160

申请日：2005-12-14

申请人： Donald A. Bittel ,  Dorcas T. Hsia ,  David Kirk McAllister ,  Jonah M. Alben

发明人： Donald A. Bittel ,  Dorcas T. Hsia ,  David Kirk McAllister ,  Jonah M. Alben

IPC分类号： G09G5/39 ,  G06F12/02 ,  G06T15/40

CPC分类号： G09G5/397

摘要： A graphics system coalesces Z data and color data for a raster operations stage. The Z data and color data are stored in a memory aligned tile format. In one embodiment, rendering modes in which the tile does not have a data capacity corresponding to Z data or color data for a whole number of pixels have data for at least one pixel split across entries to improve packing efficiency. Rendering modes having a number of bits for Z data or color data that does not equal a power of two such as 24 bits, 48 bits, and 96 bits, may be implemented with a high packing efficiency in tile formats having a data capacity corresponding to a power of 2 bits.

摘要翻译： 图形系统将Z数据和颜色数据合并进光栅操作阶段。 Z数据和颜色数据以存储器对齐的瓦片格式存储。 在一个实施例中，瓦片不具有与Z数据相对应的数据容量的渲染模式或用于整个像素的颜色数据的渲染模式具有用于跨条目分割的至少一个像素的数据，以提高打包效率。 具有不等于诸如24位，48位和96位的两个功率的Z数据或颜色数据的位数的渲染模式可以以具有对应于 2位的功率。

公开(公告)号：US07446773B1

公开(公告)日：2008-11-04

申请号：US11012461

申请日：2004-12-14

申请人： Jonah M. Alben ,  Stephen D. Lew ,  Paolo E. Sabella

发明人： Jonah M. Alben ,  Stephen D. Lew ,  Paolo E. Sabella

IPC分类号： G06F15/00 ,  G06F15/16 ,  G06F15/80 ,  G06F13/14 ,  G06F15/76 ,  G06F9/44 ,  G06T1/00 ,  G06T1/20 ,  G09G5/39 ,  G09G5/36

CPC分类号： G06F15/16 ,  G06F9/4893 ,  G06F9/5044 ,  G06F9/505 ,  Y02D10/22 ,  Y02D10/24

摘要： An integrated circuit includes at least two different types of processors. The integrated circuit includes an integrated host and associated scheduler. At least one operation is supported by two or more different types of processors. The scheduler schedules operations on the different types of processors.

摘要翻译： 集成电路包括至少两种不同类型的处理器。 集成电路包括集成主机和相关调度器。 两个或多个不同类型的处理器支持至少一个操作。 调度器对不同类型的处理器进行调度。

公开(公告)号：US07420565B2

公开(公告)日：2008-09-02

申请号：US11249116

申请日：2005-10-11

申请人： Oren Rubinstein ,  Jonah M. Alben ,  Wei-Je Huang

发明人： Oren Rubinstein ,  Jonah M. Alben ,  Wei-Je Huang

IPC分类号： G06F13/14 ,  G06F15/16 ,  G06F13/00

CPC分类号： G06F3/14

摘要： A computer system includes an integrated graphics subsystem and a graphics connector for attaching either an auxiliary graphics subsystem or a loopback card. A first bus connection communicates data from the computer system to the integrated graphics subsystem. With a loopback card in place, data travels from the integrated graphics subsystem back to the computer system via a second bus connection. When the auxiliary graphics subsystem is attached, the integrated graphics subsystem operates in a data forwarding mode. Data is communicated to the integrated graphics subsystem via the first bus connection. The integrated graphics subsystem then forwards data to the auxiliary graphics subsystem. A portion of the second bus connection communicates data from the auxiliary graphics subsystem back to the computer system. The auxiliary graphics subsystem communicates display information back to the integrated graphics subsystem, where it is used to control a display device.

摘要翻译： 计算机系统包括集成图形子系统和用于附加辅助图形子系统或回送卡的图形连接器。 第一总线连接将数据从计算机系统传送到集成图形子系统。 使用回送卡，数据通过第二总线连接从集成图形子系统传回计算机系统。 当附加辅助图形子系统时，集成图形子系统以数据转发模式运行。 数据经由第一总线连接传送到集成图形子系统。 然后，集成图形子系统将数据转发到辅助图形子系统。 第二总线连接的一部分将辅助图形子系统的数据传送回计算机系统。 辅助图形子系统将显示信息传送回集成图形子系统，用于控制显示设备。

公开(公告)号：US20070268298A1

公开(公告)日：2007-11-22

申请号：US11804025

申请日：2007-05-15

申请人： Jonah M. Alben ,  John M. Danskin ,  Henry P. Moreton

发明人： Jonah M. Alben ,  John M. Danskin ,  Henry P. Moreton

IPC分类号： G06T1/60

CPC分类号： G06T1/60 ,  G06T15/005

摘要： A method for delayed frame buffer merging. The method includes accessing a polygon that relates to a group of pixels stored at a memory location, wherein each of the pixels has an existing color. A determination is made as to which of the pixels are covered by the polygon, wherein each pixel includes a plurality of samples. A coverage mask is generated corresponding the samples that are covered by the polygon. The group of pixels is updated by storing the coverage mask and a color of the polygon in the memory location. At a subsequent time, the group of pixels is merged into a frame buffer.

摘要翻译： 一种用于延迟帧缓冲区合并的方法。 该方法包括访问与存储在存储器位置处的一组像素相关的多边形，其中每个像素具有现有颜色。 确定哪个像素被多边形覆盖，其中每个像素包括多个样本。 生成对应于多边形所覆盖的样本的覆盖掩码。 通过将覆盖掩码和多边形的颜色存储在存储器位置中来更新像素组。 在随后的时间，像素组被合并成帧缓冲器。

公开(公告)号：US06980208B1

公开(公告)日：2005-12-27

申请号：US10234977

申请日：2002-09-03

申请人： John Montrym ,  Jonah M. Alben ,  Sean Treichler ,  John M. Danskin ,  Gary Tarolli

发明人： John Montrym ,  Jonah M. Alben ,  Sean Treichler ,  John M. Danskin ,  Gary Tarolli

IPC分类号： G06T15/00

CPC分类号： G06T15/005

摘要： A system, method and computer program product are provided for performing depth testing and blending operations in a first mode and a second mode. In the first mode, a circuit processes a first number (m) of first pixels per clock cycle, each of the first pixels including both color values and depth values. In the second mode, the circuit processes a second number (n) of second pixels per clock cycle. Each of the second pixels includes the depth values and not the color values. Further, the second number (n) is greater than the first number (m).

摘要翻译： 提供了一种用于在第一模式和第二模式下执行深度测试和混合操作的系统，方法和计算机程序产品。 在第一模式中，电路处理每个时钟周期的第一数量（m）的第一像素，每个第一像素包括颜色值和深度值。 在第二模式中，电路处理每个时钟周期的第二数量（n）个第二像素。 每个第二像素包括深度值而不是颜色值。 此外，第二数（n）大于第一数（m）。