公开(公告)号：US20080162897A1

公开(公告)日：2008-07-03

申请号：US11872846

申请日：2007-10-16

申请人： Tobias Gemmeke ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Jochen Preiss

IPC分类号： G06F9/305

CPC分类号： H03K19/20 ,  G06F7/00 ,  G06F9/30029

摘要： A binary logic unit to apply any Boolean operation on two input signals (va, vb) is described, wherein any Boolean operation to be applied on the input signals (va, vb) is defined by a particular combination of well defined control signals (ctl0, ctl1, ctl2, ctl3), wherein the input signals (va, vb) are used to select a control signal (ctl0, ctl1, ctl2, ctl3) as an output signal (vo) of the binary logic unit representing the result of a particular Boolean operation applied on the two input signals (va, vb). Furthermore a method to operate such a binary logic unit is described.

摘要翻译： 描述了用于对两个输入信号（v SUB，a，B）进行任何布尔运算的二进制逻辑单元，其中应用于输入信号的任何布尔运算（v 由定义良好的控制信号（ct10，ct11，ct12，ct13）的特定组合定义，其中输入信号（v 用于选择作为输出信号的控制信号（ct1 0，ct1，ctl2，ct13）作为输出信号（v < / SUB>）表示施加在两个输入信号（v SUB a，v B b）上的特定布尔运算的结果的二进制逻辑单元。 此外，描述了操作这种二进制逻辑单元的方法。

公开(公告)号：US08370409B2

公开(公告)日：2013-02-05

申请号：US12028889

申请日：2008-02-11

申请人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

IPC分类号： G06F7/00

CPC分类号： G06F7/727 ,  G06F7/499

摘要： A method for operand width reduction is described, wherein two N-bit input operands (A, B) of a bit width of N are processed and two M-bit output operands (A′, B′) of a reduced bit width of M are generated in a way, that a post-processing comprising an M-bit adder function followed by saturation to M bits performed on said two M-bit output operands (A′, B′) provides an M-bit result equal to an M-bit result of an N-bit modulo adder function of the two N-bit input operands (A, B), followed by a saturation to M bits. Further an electronic computing circuit (1, 5) is described performing said method. Additionally a computer system comprising such an electronic computing circuit is described.

摘要翻译： 描述了一种操作数宽度减小的方法，其中处理位宽N为N的两个N位输入操作数（A，B），并减少位宽M的M位输出操作数（A'，B'） 以一种方式产生，包括在所述两个M位输出操作数（A'，B'）上执行的对M位进行饱和后的M位加法器功能的后处理提供等于M的M位结果 两个N位输入操作数（A，B）的N位模加法器功能的比特结果，后跟饱和至M位。 进一步描述执行所述方法的电子计算电路（1,5）。 另外，描述了包括这种电子计算电路的计算机系统。

公开(公告)号：US08346828B2

公开(公告)日：2013-01-01

申请号：US12250935

申请日：2008-10-14

申请人： Maarten Boersma ,  Michael Kroener ,  Petra Leber ,  Silvia M. Mueller ,  Jochen Preiss ,  Kerstin Schelm

发明人： Maarten Boersma ,  Michael Kroener ,  Petra Leber ,  Silvia M. Mueller ,  Jochen Preiss ,  Kerstin Schelm

IPC分类号： G06F5/00

CPC分类号： G06F9/30025 ,  G06F7/57 ,  G06F9/30014 ,  G06F9/30105 ,  G06F9/30112 ,  G06F9/30192 ,  G06F2207/3824

摘要： A system and a method for storing numbers in a register file are provided. The system and the method store single precision numbers in double precision format in a register file that is shared between floating point computational units and computational units not supporting floating point numbers.

摘要翻译： 提供了一种用于将数字存储在寄存器文件中的系统和方法。 系统和方法以浮点数计算单位和不支持浮点数的计算单位共享的寄存器文件中存储双精度格式的单精度数字。

公开(公告)号：US08032854B2

公开(公告)日：2011-10-04

申请号：US12201092

申请日：2008-08-29

申请人： Maarten Boersma ,  Michael Kroener ,  Petra Leber ,  Silvia M. Mueller ,  Jochen Preiss ,  Kerstin Schelm

发明人： Maarten Boersma ,  Michael Kroener ,  Petra Leber ,  Silvia M. Mueller ,  Jochen Preiss ,  Kerstin Schelm

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A 3-stack floorplan for a floating point unit includes: an aligner located in the center of the floating point unit; a frontend located directly above the aligner; a multiplier located directly below the frontend and next to the aligner; an adder located directly next to the multiplier and directly below the aligner; a normalizer located directly above the adder; and a rounder located directly above the normalizer.

摘要翻译： 用于浮点单元的三层平面布置图包括：位于浮点单元中心的对准器; 位于对准器正上方的前端; 位于前端正对着对准器旁边的乘数; 位于乘法器旁边并直接位于校准器下方的加法器; 位于加法器正上方的归一化器; 以及位于归一化器正上方的四舍五入。

公开(公告)号：US07694112B2

公开(公告)日：2010-04-06

申请号：US12023432

申请日：2008-01-31

申请人： Harry S. Barowski ,  J. Adam Butts ,  Stephen V. Kosonocky ,  Silvia M. Mueller ,  Jochen Preiss

发明人： Harry S. Barowski ,  J. Adam Butts ,  Stephen V. Kosonocky ,  Silvia M. Mueller ,  Jochen Preiss

IPC分类号： G06F9/302

CPC分类号： G06F7/57 ,  G06F7/49921 ,  G06F9/30014 ,  G06F9/3893

摘要： A method for executing multiple computational primitives is provided in accordance with exemplary embodiments. A first computational unit and at least a second computational unit cooperate to execute multiple computational primitives. The first computational unit independently computes other computational primitives. By virtue of arbitration for shared source operand buses or shared result buses, availability of the first and second computational units needed to execute cooperatively the multiple computational primitives is assured by a process of reservation as used for a computational primitive executed on a dedicated computational unit.

摘要翻译： 根据示例性实施例提供了一种用于执行多个计算原语的方法。 第一计算单元和至少第二计算单元合作执行多个计算原语。 第一计算单元独立计算其他计算原语。 通过对共享源操作数总线或共享结果总线的仲裁，通过协作地执行多个计算原语所需的第一和第二计算单元的可用性通过用于在专用计算单元上执行的计算原语的预留处理来确保。

公开(公告)号：US20090198758A1

公开(公告)日：2009-08-06

申请号：US12023072

申请日：2008-01-31

申请人： Harry S. Barowski ,  Jeffrey Adam Butts ,  Silvia M. Mueller ,  Tim Niggemeier ,  Jochen Preiss

发明人： Harry S. Barowski ,  Jeffrey Adam Butts ,  Silvia M. Mueller ,  Tim Niggemeier ,  Jochen Preiss

IPC分类号： G06F7/496

CPC分类号： G06F7/49994 ,  G06F7/523 ,  G06F7/5318 ,  G06F7/5332 ,  G06F7/5443

摘要： A method for implementing sign extension within a multi-precision multiplier is described. The method includes receiving a first input within a multiplier core of the multiplier, receiving a second input within the multiplier core, and creating partial products in the multiplier core using the first and second inputs. The method also includes summing up the partial products in a partial product reduction tree in the multiplier core. The method also includes performing sign extension within the partial product reduction tree of the multiplier core by adding a value to a partial product of the partial product reduction tree. The method further includes computing an output from the partial product reduction tree, the output including a final product of the first and second inputs signed extended to a desired width.

摘要翻译： 描述了一种在多精度乘法器内实现符号扩展的方法。 该方法包括：在乘法器的乘法器核心内接收第一输入，接收乘法器内核中的第二输入，以及使用第一和第二输入在乘法器内核中产生部分乘积。 该方法还包括在乘法器核心中的部分乘积减少树中总结部分乘积。 该方法还包括通过向部分乘积减少树的部分乘积添加值来在乘法器核心的部分乘积减少树内执行符号扩展。 该方法还包括计算来自部分乘积减少树的输出，该输出包括被扩展到期望宽度的第一和第二输入的最终产品。

公开(公告)号：US08566383B2

公开(公告)日：2013-10-22

申请号：US12253713

申请日：2008-10-17

申请人： Son Trong Dao ,  Juergen Georg Haess ,  Michael Klaus Kroener ,  Silvia Melitta Mueller ,  Jochen Preiss

发明人： Son Trong Dao ,  Juergen Georg Haess ,  Michael Klaus Kroener ,  Silvia Melitta Mueller ,  Jochen Preiss

IPC分类号： G06F11/08

CPC分类号： G06F7/483

摘要： A distributed residue checking apparatus for a floating point unit having a plurality of functional elements performing floating-point operations on a plurality of operands. The distributed residue checking apparatus includes a plurality of residue generators which generate residue values for the operands and the functional elements, and a plurality of residue checking units distributed throughout the floating point unit. Each residue checking unit receives a first residue value and a second residue value from respective residue generators and compares the first residue value to the second residue value to determine whether an error has occurred in a floating-point operation performed by a respective functional element.

摘要翻译： 一种用于具有对多个操作数执行浮点运算的多个功能单元的浮点单元的分布式残留检查装置。 所述分布式残差检查装置包括生成所述操作数和所述功能元件的残差值的多个残差生成器，以及分布在所述浮点单元中的多个残差检查单元。 每个残差检查单元从相应的残差发生器接收第一残差值和第二残差值，并将第一残差值与第二残差值进行比较，以确定在由各个功能元件执行的浮点运算中是否发生了错误。

公开(公告)号：US08352531B2

公开(公告)日：2013-01-08

申请号：US12177346

申请日：2008-07-22

申请人： Maarten J. Boersma ,  J. Adam Butts ,  Silvia Melitta Mueller ,  Jochen Preiss

发明人： Maarten J. Boersma ,  J. Adam Butts ,  Silvia Melitta Mueller ,  Jochen Preiss

IPC分类号： G06F7/38

CPC分类号： G06F7/49947

摘要： The forcing of the result or output of a rounder portion of a floating point processor occurs only in a fraction non-increment data path within the rounder and not in the fraction increment data path within the rounder. The fraction forcing is active on a corner case such as a disabled overflow exception. A disabled overflow exception may be detected by inspecting the normalized exponent. If a disabled overflow exception is detected, the round mode is selected to execute only in the non-increment data path thereby preventing the fraction increment data path from being selected.

摘要翻译： 强制浮点处理器的较圆形部分的结果或输出仅在舍入器内的分数非递增数据路径中发生，而不在舍入器内的分数增量数据路径中。 部分强制在角落外部活动，例如禁用的溢出异常。 可以通过检查归一化指数来检测到禁用的溢出异常。 如果检测到禁用的溢出异常，则选择循环模式仅在非增量数据路径中执行，从而防止分数增量数据路径被选择。

公开(公告)号：US08244783B2

公开(公告)日：2012-08-14

申请号：US12208439

申请日：2008-09-11

申请人： Maarten J. Boersma ,  Michael Klein ,  Jochen Preiss ,  Son Dao Trong

发明人： Maarten J. Boersma ,  Michael Klein ,  Jochen Preiss ,  Son Dao Trong

IPC分类号： G06F5/01

CPC分类号： G06F7/74

摘要： A floating point processor unit includes a shift amount calculation circuit within a normalizer portion of the floating point unit, wherein the shift amount calculation circuit is utilized to compute the normalizer shift amount for a log estimate instruction that runs as a pipelinable instruction.

摘要翻译： 浮点处理器单元包括在浮点单元的归一化部分内的移位量计算电路，其中移位量计算电路用于计算作为可流水线指令运行的对数估计指令的归一化器移位量。

公开(公告)号：US20100174764A1

公开(公告)日：2010-07-08

申请号：US12350680

申请日：2009-01-08

申请人： Maarten Boersma ,  Markus Kaltenbach ,  Michael Klein ,  Silvia Melitta Mueller ,  Jochen Preiss

发明人： Maarten Boersma ,  Markus Kaltenbach ,  Michael Klein ,  Silvia Melitta Mueller ,  Jochen Preiss

IPC分类号： G06F7/00

CPC分类号： H03M7/24

摘要： A method for converting a signed fixed point number into a floating point number that includes reading an input number corresponding to a signed fixed point number to be converted, determining whether the input number is less than zero, setting a sign bit based upon whether the input number is less than zero or greater than or equal to zero, computing a first intermediate result by exclusive-ORing the input number with the sign bit, computing leading zeros of the first intermediate result, padding the first intermediate result based upon the sign bit, computing a second intermediate result by shifting the padded first intermediate result to the left by the leading zeros, computing an exponent portion and a fraction portion, conditionally incrementing the fraction portion based on the sign bit, correcting the exponent portion and the fraction portion if the incremented fraction portion overflows, and returning the floating point number.

摘要翻译： 一种用于将有符号固定点数转换为浮点数的方法，该浮点数包括读取与要转换的有符号固定点数相对应的输入数，确定输入数是否小于零，根据输入 数量小于零或大于或等于零，通过将输入数字与符号位进行异或运算来计算第一中间结果，计算第一中间结果的前导零，基于符号位填充第一中间结果， 通过将填充的第一中间结果向左移动前导零来计算第二中间结果，计算指数部分和分数部分，基于符号位有条件地增加分数部分，校正指数部分和分数部分，如果 递增分数部分溢出，返回浮点数。