公开(公告)号：US5381536A

公开(公告)日：1995-01-10

申请号：US249084

申请日：1994-05-25

申请人： Andrew E. Phelps ,  Roger E. Eckert ,  Richard E. Hessel

发明人： Andrew E. Phelps ,  Roger E. Eckert ,  Richard E. Hessel

IPC分类号： G06F9/38 ,  G06F11/36 ,  G06F12/00 ,  G06F13/00 ,  G06F15/16

CPC分类号： G06F9/3836 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/3834

摘要： The present invention provides a method and apparatus for handling memory hazards in processors having multiple memory ports wherein the operation of marking of the memory requests that may be related to a memory hazard is separated from the operation of waiting for the memory hazard to clear. The separation of the operation of marking of memory hazards from the operation of waiting for memory hazards to clear allows a compiler to schedule other instructions, as well as other memory operations not directed to the memory location involved in the memory hazard sequence, during the time between the operations of marking and waiting for the memory hazard to clear. The waiting period ends once it is clear that the marked memory requests will execute in the order in which they were issued.

摘要翻译： 本发明提供一种用于处理具有多个存储器端口的处理器中的存储器危险的方法和装置，其中可能与存储器危险有关的存储器请求的标记操作与等待存储器危险清除的操作分离。 将记忆危害的标记操作与等待记忆危害的操作分开清除允许编译器在时间间隔内调度其他指令以及其他指令，而不是指向存储器危险序列中涉及的存储器位置的其他存储器操作 在标记操作和等待记忆危害之间清除。 等待期结束，一旦清楚的是，标记的内存请求将按照发出的顺序执行。

公开(公告)号：US5165038A

公开(公告)日：1992-11-17

申请号：US536198

申请日：1990-06-11

申请人： Douglas R. Beard ,  George A. Spix ,  Edward C. Miller ,  Robert E. Strout, II ,  Anthony R. Schooler ,  Alexander A. Silbey ,  Brian D. Vanderwarn ,  Jimmie R. Wilson ,  Richard E. Hessel ,  Andrew E. Phelps

发明人： Douglas R. Beard ,  George A. Spix ,  Edward C. Miller ,  Robert E. Strout, II ,  Anthony R. Schooler ,  Alexander A. Silbey ,  Brian D. Vanderwarn ,  Jimmie R. Wilson ,  Richard E. Hessel ,  Andrew E. Phelps

IPC分类号： G06F15/16 ,  G06F9/30 ,  G06F9/32 ,  G06F9/38 ,  G06F9/44 ,  G06F9/45 ,  G06F11/36 ,  G06F15/167 ,  G06F15/17 ,  G06F15/173 ,  G06F15/78 ,  G06F15/80

CPC分类号： G06F15/17375 ,  G06F15/17 ,  G06F15/17381 ,  G06F15/8076 ,  G06F15/8092 ,  G06F8/433 ,  G06F8/45 ,  G06F9/30021 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/30094 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30149 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3834 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3857

摘要： Global registers for a multiprocessor system support multiple parallel access paths for simultaneous operations on separate sets of global registers, each set of global registers referred to as a global register file. An arbitration mechanism associated with the global registers is used for resolving multiple, simultaneous requests to a single global register file. An arithmetic and logical unit (ALU) is also associated with each global register file for allowing atomic arithmetic operations to be performed on the entire register value for any of the global registers in that global register file.

摘要翻译： 用于多处理器系统的全局寄存器支持多个并行访问路径，用于在单独的全局寄存器集合上同时操作，每组全局寄存器被称为全局寄存器文件。 与全局寄存器相关联的仲裁机制用于解析对单个全局寄存器文件的多个同时请求。 算术和逻辑单元（ALU）也与每个全局寄存器文件相关联，以允许对该全局寄存器文件中的任何全局寄存器的整个寄存器值执行原子算术运算。

公开(公告)号：US5524255A

公开(公告)日：1996-06-04

申请号：US379123

申请日：1995-01-27

申请人： Douglas R. Beard ,  George A. Spix ,  Edward C. Miller ,  Robert E. Strout, II ,  Anthony R. Schooler ,  Alexander A. Silbey ,  Brian D. Vanderwarn ,  Jimmie R. Wilson ,  Richard E. Hessel ,  Andrew E. Phelps

发明人： Douglas R. Beard ,  George A. Spix ,  Edward C. Miller ,  Robert E. Strout, II ,  Anthony R. Schooler ,  Alexander A. Silbey ,  Brian D. Vanderwarn ,  Jimmie R. Wilson ,  Richard E. Hessel ,  Andrew E. Phelps

IPC分类号： G06F9/30 ,  G06F9/32 ,  G06F9/38 ,  G06F9/44 ,  G06F9/45 ,  G06F11/36 ,  G06F15/17 ,  G06F15/173 ,  G06F15/78 ,  G06F15/80 ,  G06F15/163

CPC分类号： G06F9/3004 ,  G06F15/17 ,  G06F15/17375 ,  G06F15/17381 ,  G06F15/8076 ,  G06F15/8092 ,  G06F8/433 ,  G06F8/45 ,  G06F9/30021 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/30094 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30141 ,  G06F9/30149 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3834 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3857

摘要： A global register system provides communication and coordination among a plurality of processors sharing a common memory in a multiprocessor system which access one or more registers within a shared resource circuit that is separate from the common memory and is symmetrically accessible by the plurality of processors in the multiprocessor system. The global register system is accessed by direct addresses determined by the processor from a previously assigned indirect address and an instruction accessing the data stored in global registers. Arithmetic or logic operation on a data value stored in a selected one of the registers are performed by the global register system independent from the processors or the common memory in order to modify the data value in the selected global register as part of an atomic operation performed in response to a single read-and-modify instruction received from one of the processors.

摘要翻译： 全局注册系统提供在多处理器系统中共享公共存储器的多个处理器之间的通信和协调，多处理器系统访问共享资源电路内的一个或多个与公共存储器分离的寄存器，并且可由多个处理器对称地访问 多处理器系统 全局寄存器系统由处理器从先前分配的间接地址确定的直接地址和访问存储在全局寄存器中的数据的指令访问。 存储在所选择的一个寄存器中的数据值的算术或逻辑运算由独立于处理器或公共存储器的全局寄存器系统执行，以便修改所选择的全局寄存器中的数据值，作为执行的原子操作的一部分 响应于从一个处理器接收的单个读取和修改指令。

公开(公告)号：US5208914A

公开(公告)日：1993-05-04

申请号：US535786

申请日：1990-06-11

申请人： Jimmie R. Wilson ,  Douglas R. Beard ,  Steve S. Chen ,  Roger E. Eckert ,  Richard E. Hessel ,  Andrew E. Phelps ,  Alexander A. Silbey ,  Brian D. Vanderwarn

发明人： Jimmie R. Wilson ,  Douglas R. Beard ,  Steve S. Chen ,  Roger E. Eckert ,  Richard E. Hessel ,  Andrew E. Phelps ,  Alexander A. Silbey ,  Brian D. Vanderwarn

IPC分类号： G06F9/46 ,  G06F9/30 ,  G06F9/32 ,  G06F9/38 ,  G06F9/44 ,  G06F9/45 ,  G06F11/36 ,  G06F12/00 ,  G06F15/16 ,  G06F15/173 ,  G06F15/177 ,  G06F15/78 ,  G06F15/80

CPC分类号： G06F15/17375 ,  G06F15/17381 ,  G06F15/8076 ,  G06F15/8092 ,  G06F8/433 ,  G06F8/45 ,  G06F9/30021 ,  G06F9/30094 ,  G06F9/3013 ,  G06F9/30141 ,  G06F9/30149 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3834 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3855 ,  G06F9/3857

摘要： A method and apparatus for non-sequential access to shared resources in a multiple requestor system uses a variety of tags to effectively re-order the data at its destination. In simplest form, the tag directs switching logic to where in a buffer to locate another tag for direction information or where in a buffer or processor (register) to put the response associated with the tag. For example, loading data from memory requires that the requestor provide a request signal, an address, and a request tag. The request signal validates the address and request tag. The address specifies the location of the requested data in memory. The request tag specifies where to put the data when it is returned to the processor. The switching logic for the requestor includes a tag queue for storing the request tags associated with the resource requests, logic means for associating the respective request tag from the tag queue with a resource response, and means for returning the resource response and respective request tag to the requestor. The switching logic associated with the shared resource includes switching means to route the request into and out of the shared resource, control logic to correctly route the request, logic to handle multiple decision requests, and logic to store or retrieve the ultimate data entity being requested.

摘要翻译： 用于在多请求者系统中非顺序访问共享资源的方法和装置使用各种标签来有效地重新排序其目的地的数据。 以最简单的形式，标签将切换逻辑引导到缓冲器中的哪个位置，以定位用于方向信息的另一个标签，或者在缓冲器或处理器（寄存器）中放置与标签相关联的响应的位置。 例如，从存储器加载数据要求请求者提供请求信号，地址和请求标签。 请求信号验证地址和请求标签。 该地址指定所请求的数据在内存中的位置。 请求标签指定在将数据返回到处理器时放置数据的位置。 用于请求者的切换逻辑包括用于存储与资源请求相关联的请求标签的标记队列，用于将来自标签队列的相应请求标签与资源响应相关联的逻辑装置，以及用于将资源响应和相应请求标签返回到 请求者。 与共享资源相关联的切换逻辑包括将请求路由到共享资源和从共享资源引出的切换装置，控制逻辑以正确路由请求，处理多个决策请求的逻辑以及存储或检索被请求的最终数据实体的逻辑 。