公开(公告)号：US20060067136A1

公开(公告)日：2006-03-30

申请号：US10953202

申请日：2004-09-28

申请人： Steven Hsu ,  Amit Agarwal ,  Ram Krishnamurthy

发明人： Steven Hsu ,  Amit Agarwal ,  Ram Krishnamurthy

IPC分类号： G11C7/10

CPC分类号： G11C11/413 ,  G11C2207/007

摘要： A device includes a number of memory cells. Each of the memory cells includes a transistor stack coupled to a bit line. A value of a charge on the bit line during an access mode represents a value of data stored in an accessed memory cell. During a non-access mode, all transistors of the transistor stack are turned off to save power. The transistors are turn off regardless of the value of the data stored in the memory cells.

摘要翻译： 一种设备包括多个存储单元。 每个存储单元包括耦合到位线的晶体管堆叠。 访问模式期间位线上的电荷值表示存储在访问存储单元中的数据的值。 在非访问模式期间，晶体管堆叠的所有晶体管都被关闭以节省功率。 无论存储在存储器单元中的数据的值如何，晶体管都截止。

公开(公告)号：US20060140034A1

公开(公告)日：2006-06-29

申请号：US11025778

申请日：2004-12-29

申请人： Steven Hsu ,  Ram Krishnamurthy ,  Mark Anders

发明人： Steven Hsu ,  Ram Krishnamurthy ,  Mark Anders

IPC分类号： G11C7/00

CPC分类号： G11C7/08 ,  G11C7/065

摘要： A sense amplifier includes a storage element and logic circuitry to transition encode an output signal.

摘要翻译： 读出放大器包括存储元件和用于转换对输出信号进行编码的逻辑电路。

公开(公告)号：US20060186924A1

公开(公告)日：2006-08-24

申请号：US11411647

申请日：2006-04-26

申请人： Steven Hsu ,  Mark Anders ,  Ram Krishnamurthy

发明人： Steven Hsu ,  Mark Anders ,  Ram Krishnamurthy

IPC分类号： H03K19/0175

CPC分类号： H03K3/356113 ,  H03K3/012

摘要： A voltage level converter includes a static voltage level converter and a split-level output circuit coupled to the static voltage-level converter. In another embodiment, the voltage-level converter includes a static voltage level-converter, a first transistor, and a second transistor. The static voltage-level converter includes an input node, a first pull-up node, a second pull-up node, an inverter output node, and an output node. The first transistor is coupled to the input node and the first pull-up node. The second transistor is coupled to the second pull-up node and the inverter output node.

公开(公告)号：US07860240B2

公开(公告)日：2010-12-28

申请号：US11771723

申请日：2007-06-29

申请人： Sanu Mathew ,  Farhana Sheikh ,  Ram Krishnamurthy

发明人： Sanu Mathew ,  Farhana Sheikh ,  Ram Krishnamurthy

IPC分类号： H04K1/10

CPC分类号： H04L9/0631 ,  H04L2209/12

摘要： A system comprises reception of input data of a Galois field GF(2k), mapping of the input data to a composite Galois field GF(2nm), where k=nm, inputting of the mapped input data to an Advanced Encryption Standard round function, performance of two or more iterations of the Advanced Encryption Standard round function in the composite Galois field GF(2nm), reception of output data of a last of the two or more iterations of the Advanced Encryption Standard round function, and mapping of the output data to the Galois field GF(2k).

摘要翻译： 一种系统包括接收伽罗瓦域GF（2k）的输入数据，将输入数据映射到复合伽罗瓦域GF（2nm），其中k = nm，将映射的输入数据输入到高级加密标准循环函数， 在复合伽罗瓦域GF（2nm）中执行高级加密标准循环函数的两次或更多次迭代的执行，对高级加密标准循环函数的两次或更多次迭代的最后一次的输出数据的接收以及输出数据的映射 到Galois字段GF（2k）。

公开(公告)号：US20080098278A1

公开(公告)日：2008-04-24

申请号：US11540346

申请日：2006-09-29

申请人： Sanu Mathew ,  Vishak Venkatraman ,  Steven K. Hsu ,  Ram Krishnamurthy

发明人： Sanu Mathew ,  Vishak Venkatraman ,  Steven K. Hsu ,  Ram Krishnamurthy

IPC分类号： G11C29/00

CPC分类号： G11C7/1006 ,  G06F7/533 ,  G06F7/5332 ,  G06F7/5334 ,  G06F7/74

摘要： For one disclosed embodiment, an apparatus comprises first circuitry to output encoded data from an addressable location based at least in part on an address corresponding to a first number, wherein the encoded data is based at least in part on data that corresponds to the first number and that is encoded for partial product reduction, and second circuitry to generate a product based at least in part on the encoded data and on data corresponding to a second number. Other embodiments are also disclosed.

摘要翻译： 对于一个公开的实施例，装置包括至少部分地基于对应于第一号码的地址从可寻址位置输出编码数据的第一电路，其中编码数据至少部分地基于对应于第一号码的数据 并且其被编码用于部分产品减少，以及第二电路，用于至少部分地基于编码数据和对应于第二数量的数据来生成产品。 还公开了其他实施例。

公开(公告)号：US20070203961A1

公开(公告)日：2007-08-30

申请号：US11242573

申请日：2005-09-30

申请人： Sanu Mathew ,  David Harris ,  Ram Krishnamurthy

发明人： Sanu Mathew ,  David Harris ,  Ram Krishnamurthy

IPC分类号： G06J1/00

CPC分类号： G06F7/728 ,  G06F5/01

摘要： Embodiments of apparatuses and methods for multiplicand shifting in a linear systolic array modular multiplier are disclosed. In one embodiment, an apparatus includes two processing elements of a linear systolic array. One processing element includes multiplication logic, multiplicand shift logic, an adder, modulus logic, and modulus shift logic. The multiplication logic is to multiply a word of the multiplicand and a bit of the multiplier to generate a product. The multiplicand shift logic is to shift the word of the multiplicand. The adder is to add the product to a first running sum to generate a second running sum. The modulus logic is to conditionally add a word of a modulus and the second running sum. The modulus shift logic is to shift the word of the modulus. The next processing element includes logic to multiply the shifted word of the multiplicand and the next bit of the multiplier.

摘要翻译： 公开了在线性收缩阵列模数乘法器中被乘数移位的装置和方法的实施例。 在一个实施例中，装置包括线性收缩阵列的两个处理元件。 一个处理元件包括乘法逻辑，被乘数移位逻辑，加法器，模数逻辑和模移位逻辑。 乘法逻辑是将被乘数的一个乘法和一个乘法器的乘法乘以产生乘积。 被乘数移位逻辑是移位被乘数的字。 加法器将产品加到第一个运行总和以产生第二个运行总和。 模数逻辑是有条件地添加一个单词的模数和第二个运行总和。 模数移位逻辑是移动模数的单词。 下一个处理元件包括用于乘法被乘数的移位的字和乘法器的下一位的逻辑。

公开(公告)号：US20070299902A1

公开(公告)日：2007-12-27

申请号：US11475704

申请日：2006-06-26

申请人： Mahesh K. Kumashikar ,  Sanu Mathew ,  Ram Krishnamurthy ,  Daniel Jackson

发明人： Mahesh K. Kumashikar ,  Sanu Mathew ,  Ram Krishnamurthy ,  Daniel Jackson

IPC分类号： G06F7/52

CPC分类号： G06F7/508

摘要： Embodiments disclosed herein provide sparse adder circuits comprising Ling type propagate and generate circuits and sparse carry circuits to efficiently add first and second operands to one another.

摘要翻译： 本文公开的实施例提供稀疏加法器电路，其包括Ling型传播并产生电路和稀疏传送电路以有效地将第一和第二操作数彼此添加。

公开(公告)号：US20070233772A1

公开(公告)日：2007-10-04

申请号：US11393392

申请日：2006-03-30

申请人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

发明人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

IPC分类号： G06F7/52

CPC分类号： G06F7/728 ,  G06F7/722

摘要： A system to process multiplier X and multiplicand Y may include multiplication of a least-significant bit of X and a least-significant w bits of Y to generate a least-significant w bits of product Z. The system may further include determination of whether a least-significant bit of product Z is 1, addition of a least-significant w bits of modulus M to the least-significant w bits of product Z if the least-significant bit of product Z is 1, multiplication of the least-significant bit of X and bits 2w-1:w of Y to generate bits 2w-1:w of product Z, and addition of bits 2w-1:w of modulus M to bits 2w-1:w of product Z if the least-significant bit of product Z is 1. Multiplying the least-significant bit of X and bits 2w-1:w of Y may occur at least partially contemporaneously with multiplying the least-significant bit of X and the least-significant w bits of Y, determining if the least-significant bit of product Z is 1, and adding the least-significant w bits of modulus M to the least-significant w bits of product Z if the least-significant bit of product Z is 1.

摘要翻译： 处理乘法器X和被乘数Y的系统可以包括X的最低有效位和Y的最低有效位W的乘法以产生乘积Z的最低有效w位。系统还可以包括确定是否 如果产品Z的最低有效位为1，乘积Z的最低有效位为1，则将乘积Z的最低有效位加上最低有效W位的模M， 并且产生Z的位2 w-1：w，并将模数M的位2 w-1：w相加到乘积Z的位2 w-1：w，如果 乘积Z的最低有效位为1.乘以X的最低有效位和Y的位2 w-1：w可以至少部分同时与X的最低有效位乘以最小有效位W 确定产品Z的最低有效位是否为1，并将模数M的最低有效W位加到第 如果产品Z的最低有效位为1，则产品Z的最低有效w位。

公开(公告)号：US07154300B2

公开(公告)日：2006-12-26

申请号：US10744084

申请日：2003-12-24

申请人： Mark A. Anders ,  Himanshu Kaul ,  Ram Krishnamurthy

发明人： Mark A. Anders ,  Himanshu Kaul ,  Ram Krishnamurthy

IPC分类号： H03K19/0175 ,  G06F13/00 ,  G11C7/00

CPC分类号： H04L25/0278 ,  H04L25/028

摘要： A dynamic bus architecture is provided. This may include an encoding circuit coupled to a bus line and a decoder circuit coupled to the bus line. The encoder circuit may receive an input signal and generate an encoded signal on the bus line. The decoder circuit may receive the encoded signal from the bus line and generate the original unencoded signal. The encoder circuit may include a first flip-flop circuit to store a previous input signal from the bus line based on a clocking signal from the bus line. Additionally, the decoder circuit may include a second flip-flop circuit having a clock input to receive the encoded signal from the bus line as a clocking input.

摘要翻译： 提供动态总线架构。 这可以包括耦合到总线线路的编码电路和耦合到总线线路的解码器电路。 编码器电路可以接收输入信号并在总线上生成编码信号。 解码器电路可以从总线接收编码信号并产生原始未编码信号。 编码器电路可以包括第一触发器电路，其基于来自总线的时钟信号来存储来自总线的先前输入信号。 此外，解码器电路可以包括具有时钟输入的第二触发器电路，以从总线接收编码信号作为时钟输入。

公开(公告)号：US20070233760A1

公开(公告)日：2007-10-04

申请号：US11392070

申请日：2006-03-29

申请人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

发明人： Sanu Mathew ,  Ram Krishnamurthy ,  Zheng Guo

IPC分类号： G06F7/00 ,  G06F15/00

CPC分类号： G06F7/501 ,  G06F7/5016

摘要： A circuit to convert three input bits (A, B and C) to a redundant format may include a first block with at least one transmission gate, and a second block with at least one static mirror. The first block may receive the three bits and output a sum bit, and the second block may receive the three bits and output a carry bit.

摘要翻译： 将三个输入位（A，B和C）转换为冗余格式的电路可以包括具有至少一个传输门的第一块和具有至少一个静态镜的第二块。 第一块可以接收三位并输出和位，第二块可以接收三位并输出进位位。