公开(公告)号：US06418525B1

公开(公告)日：2002-07-09

申请号：US09240348

申请日：1999-01-29

申请人： Mark J. Charney ,  Philip G. Emma ,  Daniel A. Prener ,  Thomas R. Puzak

发明人： Mark J. Charney ,  Philip G. Emma ,  Daniel A. Prener ,  Thomas R. Puzak

IPC分类号： G06F1208

CPC分类号： G06F9/3806 ,  G06F9/30047 ,  G06F9/3814 ,  G06F9/3824 ,  G06F9/3832 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

摘要： A method and apparatus for storing and utilizing set prediction information regarding which set of a set-associative memory will be accessed for enhancing performance of the set-associative memory and reducing power consumption. The set prediction information is stored in various locations including a branch target buffer, instruction cache and operand history table to decrease latency for accesses to set-associative instruction and data caches.

摘要翻译： 一种用于存储和利用关于将被访问哪组集合关联存储器的集合预测信息以增强集合关联存储器的性能并降低功耗的方法和装置。 设定的预测信息被存储在包括分支目标缓冲器，指令高速缓存和操作数历史表的各种位置中，以减少对设置关联指令和数据高速缓存的访问的等待时间。

公开(公告)号：US4991080A

公开(公告)日：1991-02-05

申请号：US839312

申请日：1986-03-13

申请人： Philip G. Emma ,  James H. Pomerene ,  Rudolph N. Rechtschaffen ,  Frank J. Sparacio

发明人： Philip G. Emma ,  James H. Pomerene ,  Rudolph N. Rechtschaffen ,  Frank J. Sparacio

IPC分类号： G06F9/38

CPC分类号： G06F9/3877 ,  G06F9/3804 ,  G06F9/3844

摘要： In an approach to reducing delays resulting from resolution of conditional branch instructions, such instructions are pre-executed in a coprocessor which precedes a pipeline processor and prepared an instruction stream for input to the pipeline processor. Because of this pre-execution, the input instruction stream has fewer conditional branches for the pipeline processor to resolve. Also, the coprocessor may handle address generation interlock situations which also cause execution delays in the pipeline processor.

摘要翻译： 在减少由条件分支指令的解决引起的延迟的方法中，这种指令在流水线处理器之前的协处理器中预先执行，并且准备了用于输入到流水线处理器的指令流。 由于这种预执行，输入指令流具有较少的条件分支以供流水线处理器解决。 此外，协处理器可以处理也导致流水线处理器中的执行延迟的地址生成互锁状况。

公开(公告)号：US08131982B2

公开(公告)日：2012-03-06

申请号：US12138789

申请日：2008-06-13

申请人： Philip G. Emma ,  Allan M. Hartstein ,  Keith N. Langston ,  Brian R. Prasky ,  Thomas R. Puzak ,  Charles F. Webb

发明人： Philip G. Emma ,  Allan M. Hartstein ,  Keith N. Langston ,  Brian R. Prasky ,  Thomas R. Puzak ,  Charles F. Webb

IPC分类号： G06F9/312

CPC分类号： G06F9/3844 ,  G06F9/3005 ,  G06F9/30076 ,  G06F9/3806

摘要： A method for branch prediction, the method comprising, receiving a load instruction including a first data location in a first memory area, retrieving data including a branch address and a target address from the first data location, and saving the data in a branch prediction memory, or receiving an unload instruction including the first data location in the first memory area, retrieving data including a branch address and a target address from the branch prediction memory, and saving the data in the first data location.

摘要翻译： 一种用于分支预测的方法，所述方法包括：从第一数据位置接收包括第一数据位置的加载指令，从第一数据位置检索包括分支地址和目标地址的数据，并将数据保存在分支预测存储器 或者接收包括第一存储器区域中的第一数据位置的卸载指令，从分支预测存储器检索包括分支地址和目标地址的数据，并将数据保存在第一数据位置中。

公开(公告)号：US20110225401A1

公开(公告)日：2011-09-15

申请号：US12721933

申请日：2010-03-11

申请人： Philip G. Emma ,  Allan M. Hartstein ,  Brian R. Prasky ,  Thomas R. Puzak ,  Vijayalakshmi Srinivasan

发明人： Philip G. Emma ,  Allan M. Hartstein ,  Brian R. Prasky ,  Thomas R. Puzak ,  Vijayalakshmi Srinivasan

IPC分类号： G06F9/38

CPC分类号： G06F9/3844 ,  G06F9/30058 ,  G06F9/30145 ,  G06F9/3846 ,  G06F9/3848

摘要： A method comprising receiving a branch instruction, decoding a branch address and the branch instruction, executing a branch action associated with the branch address, determining whether a branch associated with the branch action was taken, and saving an identifier of the branch instruction and in indicator that the branch action was taken in a prefetch history table responsive to determining that the branch associated with the branch action was taken.

摘要翻译： 一种方法，包括接收分支指令，解码分支地址和分支指令，执行与分支地址相关联的分支动作，确定是否采用与分支动作相关联的分支，以及保存分支指令的标识符和指示符 响应于确定与分支动作相关联的分支被采取，分支动作被采取在预取历史表中。

公开(公告)号：US07711904B2

公开(公告)日：2010-05-04

申请号：US11689592

申请日：2007-03-22

申请人： Philip G. Emma ,  Daniel N. Lynch ,  Thomas R. Puzak

发明人： Philip G. Emma ,  Daniel N. Lynch ,  Thomas R. Puzak

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0862 ,  G06F12/127

摘要： A system, method and computer program product for executing a cache replacement algorithm. A system includes a computer processor having an instruction processor, a cache and one or more useful indicators. The instruction processor processes instructions in a running program. The cache includes two or more cache levels including a level one (L1) cache level and one or more higher cache levels. Each cache level includes one or more cache lines and has an associated directory having one or more directory entries. A useful indicator is located within one or more of the directory entries and is associated with a particular cache line. The useful indicator is set to provide an indication that the associated cache line contains one or more instructions that are required by the running program and cleared to provide lack of such an indication.

摘要翻译： 一种用于执行高速缓存替换算法的系统，方法和计算机程序产品。 系统包括具有指令处理器，高速缓存和一个或多个有用指示符的计算机处理器。 指令处理器处理正在运行的程序中的指令。 缓存包括两个或更多个高速缓存级别，包括一级（L1）高速缓存级别和一个或多个更高的高速缓存级别。 每个高速缓存级别包括一个或多个高速缓存行，并具有一个具有一个或多个目录条目的关联目录。 一个有用的指示符位于一个或多个目录条目中，并且与特定高速缓存行相关联。 有用的指示符被设置为提供相关联的高速缓存行包含运行程序所需的一个或多个指令并被清除以提供缺乏这种指示的指示。

公开(公告)号：US20080235453A1

公开(公告)日：2008-09-25

申请号：US11689592

申请日：2007-03-22

申请人： Philip G. Emma ,  Daniel N. Lynch ,  Thomas R. Puzak

发明人： Philip G. Emma ,  Daniel N. Lynch ,  Thomas R. Puzak

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0862 ,  G06F12/127

摘要： A system, method and computer program product for executing a cache replacement algorithm. A system includes a computer processor having an instruction processor, a cache and one or more useful indicators. The instruction processor processes instructions in a running program. The cache includes two or more cache levels including a level one (L1) cache level and one or more higher cache levels. Each cache level includes one or more cache lines and has an associated directory having one or more directory entries. A useful indicator is located within one or more of the directory entries and is associated with a particular cache line. The useful indicator is set to provide an indication that the associated cache line contains one or more instructions that are required by the running program and cleared to provide lack of such an indication.

摘要翻译： 一种用于执行高速缓存替换算法的系统，方法和计算机程序产品。 系统包括具有指令处理器，高速缓存和一个或多个有用指示符的计算机处理器。 指令处理器处理正在运行的程序中的指令。 缓存包括两个或更多个高速缓存级别，包括一级（L1）高速缓存级别和一个或多个更高的高速缓存级别。 每个高速缓存级别包括一个或多个高速缓存行，并具有一个具有一个或多个目录条目的关联目录。 一个有用的指示符位于一个或多个目录条目中，并且与特定高速缓存行相关联。 有用的指示符被设置为提供相关联的高速缓存行包含运行程序所需的一个或多个指令并被清除以提供缺乏这种指示的指示。

公开(公告)号：US09569402B2

公开(公告)日：2017-02-14

申请号：US13452078

申请日：2012-04-20

申请人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

发明人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

IPC分类号： G06F15/76 ,  G06F15/78 ,  H01L25/065

CPC分类号： G06F15/7867 ,  H01L25/0657 ,  H01L2924/0002 ,  Y02D10/12 ,  Y02D10/13 ,  H01L2924/00

摘要： Three-dimensional (3-D) processor structures are provided which are constructed by connecting processors in a stacked configuration. For example, a processor system includes a first processor chip comprising a first processor, and a second processor chip comprising a second processor. The first and second processor chips are connected in a stacked configuration with the first and second processors connected through vertical connections between the first and second processor chips. The processor system further includes a mode control circuit to selectively configure the first and second processors of the first and second processor chips to operate in one of a plurality of operating modes, wherein the processors can be selectively configured to operate independently, to aggregate resources, to share resources, and/or be combined to form a single processor image.

摘要翻译： 提供三维（3-D）处理器结构，其通过以堆叠配置连接处理器构成。 例如，处理器系统包括包括第一处理器的第一处理器芯片和包括第二处理器的第二处理器芯片。 第一和第二处理器芯片以堆叠配置连接，第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。 处理器系统还包括模式控制电路，用于选择性地将第一和第二处理器芯片的第一和第二处理器配置为以多种操作模式中的一种操作，其中处理器可以被选择性地配置为独立地操作以聚合资源， 共享资源和/或组合以形成单个处理器映像。

公开(公告)号：US09471535B2

公开(公告)日：2016-10-18

申请号：US13452113

申请日：2012-04-20

申请人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

发明人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

IPC分类号： G06F15/00 ,  G06F15/76 ,  G06F15/173 ,  G06F9/38

CPC分类号： G06F15/17387 ,  G06F9/3802

摘要： Three-dimensional (3-D) processor devices are provided, which are constructed by connecting processors in a stacked configuration. For instance, a processor system includes a first processor chip comprising a first processor and a second processor chip comprising a second processor. The first and second processor chips are connected in a stacked configuration with the first and second processors connected through vertical connections between the first and second processor chips. The processor system further includes a mode control circuit to selectively operate the processor system in one of a plurality of operating modes. For example, in a one mode of operation, the first and second processors are configured to implement a run-ahead function, wherein the first processor operates a primary thread of execution and the second processor operates a run-ahead thread of execution.

摘要翻译： 提供三维（3-D）处理器设备，其通过以堆叠配置连接处理器而构成。 例如，处理器系统包括第一处理器芯片，其包括第一处理器和包括第二处理器的第二处理器芯片。 第一和第二处理器芯片以堆叠配置连接，第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。 处理器系统还包括模式控制电路，用于以多种操作模式之一选择性地操作处理器系统。 例如，在一种操作模式中，第一处理器和第二处理器被配置为实现超前功能，其中第一处理器操作主要执行线程，并且第二处理器操作预先执行的线程。

公开(公告)号：US09442884B2

公开(公告)日：2016-09-13

申请号：US13601289

申请日：2012-08-31

申请人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

发明人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan Kunjunny Kailas

IPC分类号： G06F15/00 ,  G06F15/76 ,  G06F15/173 ,  G06F9/38

CPC分类号： G06F15/17387 ,  G06F9/3802

摘要： Three-dimensional (3-D) processor devices are provided, which are constructed by connecting processors in a stacked configuration. For instance, a processor system includes a first processor chip comprising a first processor and a second processor chip comprising a second processor. The first and second processor chips are connected in a stacked configuration with the first and second processors connected through vertical connections between the first and second processor chips. The processor system further includes a mode control circuit to selectively operate the processor system in one of a plurality of operating modes. For example, in a one mode of operation, the first and second processors are configured to implement a run-ahead function, wherein the first processor operates a primary thread of execution and the second processor operates a run-ahead thread of execution.

公开(公告)号：US08826073B2

公开(公告)日：2014-09-02

申请号：US13602777

申请日：2012-09-04

申请人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan K. Kailas

发明人： Alper Buyuktosunoglu ,  Philip G. Emma ,  Allan M. Hartstein ,  Michael B. Healy ,  Krishnan K. Kailas

IPC分类号： G06F11/00

CPC分类号： G06F15/7832 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/329 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D10/24

摘要： A three-dimensional (3-D) processor system includes a first processor chip and a second processor chip in a stacked configuration. The first processor chip includes a first processor having a first set of state registers. The second processor chip includes a second processor having a second set of state registers that corresponds to the first set of state registers. The first and second processors are connected through vertical connections between the first and second processor chips. A mode control circuit operates the processor system in one of a plurality of operating modes. In one mode of operation, the first processor is active and the second processor is inactive, and the first processor operates at a speed greater than a maximum safe speed of the first processor, and the first processor uses the second set of state registers of the second processor to checkpoint a state of the first processor.

摘要翻译： 三维（3-D）处理器系统包括堆叠配置的第一处理器芯片和第二处理器芯片。 第一处理器芯片包括具有第一组状态寄存器的第一处理器。 第二处理器芯片包括具有对应于第一组状态寄存器的第二组状态寄存器的第二处理器。 第一和第二处理器通过第一和第二处理器芯片之间的垂直连接连接。 模式控制电路以多种操作模式之一操作处理器系统。 在一种操作模式中，第一处理器是有效的，而第二处理器是不活动的，并且第一处理器以大于第一处理器的最大安全速度的速度操作，并且第一处理器使用第二处理器的第二组状态寄存器 第二处理器来检查第一处理器的状态。