利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

35 条记录 (耗时 0.028 秒)

    Instruction and Logic for a Simon Block Cipher
    21.
    发明申请
    Instruction and Logic for a Simon Block Cipher 有权
    西门子密码的指令和逻辑

    公开(公告)号：US20150280909A1

    公开(公告)日：2015-10-01

    申请号：US14227718

    申请日：2014-03-27

    申请人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

    发明人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

    IPC分类号： H04L9/08 ,  H04L9/14

    CPC分类号： H04L9/0618 ,  G06F21/62 ,  G09C1/00 ,  H04L2209/24

    摘要： A processor includes an input-circuit and a Simon block cipher. The Simon block cipher includes a data transformation circuit, a constant generator, and a key expansion circuit. The data transformation circuit includes logic to shift content of data storage registers. The key expansion circuit includes logic to determine a round key based upon an input symmetric key and data input, a previous round key, and a value from the constant generator. The constant generator includes logic to output a successive one of a list of constants each clock cycle, and to store the outputted constants in storage units. The number of storage units is less than the size of the list of constants.

    摘要翻译： 处理器包括输入电路和西门子分组密码。 Simon分组密码包括数据变换电路，恒定发生器和密钥扩展电路。 数据变换电路包括移位数据存储寄存器的内容的逻辑。 密钥扩展电路包括基于输入对称密钥和数据输入，先前的循环密钥和来自常量发生器的值来确定循环密钥的逻辑。 常数发生器包括用于输出每个时钟周期的常数列表中的连续的一个的逻辑，并将输出的常数存储在存储单元中。 存储单元的数量小于常量列表的大小。

    Sparse tree adder circuit
    23.
    发明授权
    Sparse tree adder circuit 有权
    稀疏树加法器电路

    公开(公告)号：US07509368B2

    公开(公告)日：2009-03-24

    申请号：US11123702

    申请日：2005-05-09

    申请人： Mark A. Anders ,  Sanu K. Mathew ,  Nanda Siddaiah ,  Sapumal Wijeratne

    发明人： Mark A. Anders ,  Sanu K. Mathew ,  Nanda Siddaiah ,  Sapumal Wijeratne

    IPC分类号： G06F7/50

    CPC分类号： G06F7/507 ,  G06F7/508

    摘要： An adder circuit is provided that includes a propagate and generate circuit stage to provide propagate and generate signals, a plurality of carry-merge stages to provide carry signals based on the propagate and generate signals and a conditional sum generator to provide conditional sums based on the propagate and generate signals. The conditional sum generator includes ripple carry gates and XOR logic gates. The adder circuit also includes a plurality of multiplexers to receive the carry signals and the conditional sums and to provide an output based on the input signals.

    摘要翻译： 提供了一种加法器电路，其包括传播和产生电路级以提供传播和产生信号;多个进位合并级，用于基于传播和产生信号提供进位信号;以及条件和发生器，以基于 传播和产生信号。 条件和生成器包括纹波进位门和异或逻辑门。 加法器电路还包括多个多路复用器，用于接收进位信号和条件和，并且基于输入信号提供输出。

    Fast bit-parallel Viterbi decoder add-compare-select circuit
    24.
    发明授权
    Fast bit-parallel Viterbi decoder add-compare-select circuit 失效
    快速位并行维特比解码器加比较选择电路

    公开(公告)号：US07131055B2

    公开(公告)日：2006-10-31

    申请号：US10372121

    申请日：2003-02-25

    申请人： Sanu K. Mathew ,  Ram Krishnamurthy ,  Hoang Q. Dao

    发明人： Sanu K. Mathew ,  Ram Krishnamurthy ,  Hoang Q. Dao

    IPC分类号： H03M13/03

    CPC分类号： H03M13/6502 ,  H03M13/4107

    摘要： A Viterbi decoder includes an ACS unit that performs state metric updates for every symbol cycle. State metric updates involve adding the state metrics corresponding to a likely input symbol to the respective branch matrix, comparing the results of the additions to determine which is smaller, and selecting the smaller result for the next state metric. The ACS unit includes two parallel adders followed by a parallel comparator that generates a multiplexer-select signal. The outputs of the parallel adders are input into a multiplexer and the multiplexer-select signal is input into the multiplexer for a decision.

    摘要翻译： 维特比解码器包括对每个符号周期执行状态度量更新的ACS单元。 状态度量更新涉及将对应于可能的输入符号的状态量度相加到相应的分支矩阵，比较添加的结果以确定哪个更小，并为下一状态度量选择较小的结果。 ACS单元包括两个并行加法器，其后是并行比较器，其产生多路选择器选择信号。 并行加法器的输出被输入到多路复用器中，并且多路复用器选择信号被输入到多路复用器中用于决定。

    Instruction and logic for a simon block cipher
    25.
    发明授权
    Instruction and logic for a simon block cipher 有权
    一个simon块密码的指令和逻辑

    公开(公告)号：US09473296B2

    公开(公告)日：2016-10-18

    申请号：US14227718

    申请日：2014-03-27

    申请人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

    发明人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

    IPC分类号： H04L9/06 ,  G06F21/62 ,  G09C1/00

    CPC分类号： H04L9/0618 ,  G06F21/62 ,  G09C1/00 ,  H04L2209/24

    摘要： A processor includes an input-circuit and a Simon block cipher. The Simon block cipher includes a data transformation circuit, a constant generator, and a key expansion circuit. The data transformation circuit includes logic to shift content of data storage registers. The key expansion circuit includes logic to determine a round key based upon an input symmetric key and data input, a previous round key, and a value from the constant generator. The constant generator includes logic to output a successive one of a list of constants each clock cycle, and to store the outputted constants in storage units. The number of storage units is less than the size of the list of constants.

    摘要翻译： 处理器包括输入电路和西门子分组密码。 Simon分组密码包括数据变换电路，恒定发生器和密钥扩展电路。 数据变换电路包括移位数据存储寄存器的内容的逻辑。 密钥扩展电路包括基于输入对称密钥和数据输入，先前的循环密钥和来自常量发生器的值来确定循环密钥的逻辑。 常数发生器包括用于输出每个时钟周期的常数列表中的连续的一个的逻辑，并将输出的常数存储在存储单元中。 存储单元的数量小于常量列表的大小。

    APPARATUS AND METHOD FOR SKEIN HASHING
    27.
    发明申请
    APPARATUS AND METHOD FOR SKEIN HASHING 有权
    装置和方法进行滑雪

    公开(公告)号：US20120328097A1

    公开(公告)日：2012-12-27

    申请号：US13165269

    申请日：2011-06-21

    申请人： Farhana Sheikh ,  Jesse Walker ,  Sanu K. Mathew ,  Ram Krishnamurthy

    发明人： Farhana Sheikh ,  Jesse Walker ,  Sanu K. Mathew ,  Ram Krishnamurthy

    IPC分类号： H04L9/28

    CPC分类号： H04L9/0861 ,  H04L9/0618 ,  H04L9/0625 ,  H04L9/0631 ,  H04L9/0637 ,  H04L9/0643 ,  H04L9/0816 ,  H04L2209/125 ,  H04L2209/24 ,  H04N1/32277

    摘要： Described herein are an apparatus and method for Skein hashing. The apparatus comprises a block cipher operable to receive an input data and to generate a hashed output data by applying Unique Block Iteration (UBI) modes, the block cipher comprising at least two mix and permute logic units which are pipelined by registers; and a counter, coupled to the block cipher, to determine a sequence of the UBI modes and to cause the block cipher to process at least two input data simultaneously for generating the hashed output data.

    摘要翻译： 这里描述了用于Skein散列的装置和方法。 该装置包括可以用于接收输入数据并通过应用唯一块迭代（UBI）模式来产生散列输出数据的块密码，所述块密码包括由寄存器流水线化的至少两个混合和置换逻辑单元; 以及耦合到所述块密码的计数器，以确定所述UBI模式的序列，并且使所述块密码同时处理至少两个输入数据以产生所述散列输出数据。

    Multiplicand shifting in a linear systolic array modular multiplier
    28.
    发明授权
    Multiplicand shifting in a linear systolic array modular multiplier 失效
    线性收缩阵列乘法器中的乘法运算

    公开(公告)号：US07693925B2

    公开(公告)日：2010-04-06

    申请号：US11242573

    申请日：2005-09-30

    申请人： Sanu K. Mathew ,  David L. Harris ,  Ram Krishnamurthy

    发明人： Sanu K. Mathew ,  David L. Harris ,  Ram Krishnamurthy

    IPC分类号： G06F7/72

    CPC分类号： G06F7/728 ,  G06F5/01

    摘要： Embodiments of apparatuses and methods for multiplicand shifting in a linear systolic array modular multiplier are disclosed. In one embodiment, an apparatus includes two processing elements of a linear systolic array. One processing element includes multiplication logic, multiplicand shift logic, an adder, modulus logic, and modulus shift logic. The multiplication logic is to multiply a word of the multiplicand and a bit of the multiplier to generate a product. The multiplicand shift logic is to shift the word of the multiplicand. The adder is to add the product to a first running sum to generate a second running sum. The modulus logic is to conditionally add a word of a modulus and the second running sum. The modulus shift logic is to shift the word of the modulus. The next processing element includes logic to multiply the shifted word of the multiplicand and the next bit of the multiplier.

    摘要翻译： 公开了在线性收缩阵列模数乘法器中被乘数移位的装置和方法的实施例。 在一个实施例中，装置包括线性收缩阵列的两个处理元件。 一个处理元件包括乘法逻辑，被乘数移位逻辑，加法器，模数逻辑和模移位逻辑。 乘法逻辑是将被乘数的一个乘法和一个乘法器的乘法乘以产生乘积。 被乘数移位逻辑是移位被乘数的字。 加法器将产品加到第一个运行总和以产生第二个运行总和。 模数逻辑是有条件地添加一个单词的模数和第二个运行总和。 模数移位逻辑是移动模数的单词。 下一个处理元件包括用于乘法被乘数的移位的字和乘法器的下一位的逻辑。

    Robust shadow bitline circuit technique for high-performance register files
    30.
    发明授权
    Robust shadow bitline circuit technique for high-performance register files 失效
    用于高性能寄存器文件的强大的阴影位线电路技术

    公开(公告)号：US06510092B1

    公开(公告)日：2003-01-21

    申请号：US09943167

    申请日：2001-08-30

    申请人： Sanu K. Mathew ,  Ram Krishnamurthy

    发明人： Sanu K. Mathew ,  Ram Krishnamurthy

    IPC分类号： G11C700

    CPC分类号： G11C7/12

    摘要： A method and apparatus to improve register file performance. In various embodiments, a shadow bitline runs parallel to a local bitline in a register file, and the shadow bitline is coupled to a subset of the data cells to which the local bitline is coupled. In operation, a static keeper holds the local bitline in a condition complementary to the condition of the shadow bitline, when appropriate.

    摘要翻译： 一种提高寄存器文件性能的方法和装置。 在各种实施例中，阴影位线平行于寄存器文件中的本地位线运行，并且阴影位线耦合到本地位线耦合到的数据单元的子集。 在操作中，静态保持器在适当时将局部位线保持在与阴影位线的条件互补的条件下。