公开(公告)号：US07013481B1

公开(公告)日：2006-03-14

申请号：US09541667

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F11/30

CPC分类号： G06F12/1491 ,  G06F21/57 ,  G06F2221/2105

摘要： In an embodiment of the present invention, a technique is provided for remote attestation. An interface maps a device via a bus to an address space of a chipset in a secure environment for an isolated execution mode. The secure environment is associated with an isolated memory area accessible by at least one processor. The at least one processor operates in one of a normal execution mode and the isolated execution mode. A communication storage corresponding to the address space allows the device to exchange security information with the at least one processor in the isolated execution mode in a remote attestation.

摘要翻译： 在本发明的实施例中，提供了用于远程证明的技术。 接口将设备通过总线映射到安全环境中的芯片组的地址空间，用于隔离执行模式。 安全环境与由至少一个处理器可访问的隔离存储器区域相关联。 所述至少一个处理器以正常执行模式和隔离执行模式之一进行操作。 对应于地址空间的通信存储器允许设备在远程证明中以隔离执行模式与至少一个处理器交换安全信息。

公开(公告)号：US06996710B1

公开(公告)日：2006-02-07

申请号：US09538951

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： H04L9/00

CPC分类号： H04L9/3263 ,  H04L9/0861 ,  H04L9/3271 ,  H04L2209/12

摘要： In one embodiment, a method for certifying an attestation key comprises generating a remote attestation key pair within a platform and producing a certificate. The certificate includes a public attestation key to attest that a private attestation key, corresponding to the public attestation key, is stored in hardware-protected memory.

摘要翻译： 在一个实施例中，用于证明认证密钥的方法包括在平台内生成远程认证密钥对并产生证书。 证书包括公开证明密钥，证明对应于公共认证密钥的私有认证密钥存储在硬件保护的存储器中。

公开(公告)号：US06934817B2

公开(公告)日：2005-08-23

申请号：US10683542

申请日：2003-10-10

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F12/14

CPC分类号： G06F12/1491 ,  G06F12/1441

摘要： The present invention provides a method, apparatus, and system for controlling memory accesses to multiple memory zones in an isolated execution environment. A processor having a normal execution mode and an isolated execution mode generates an access transaction. The access transaction is configured using a configuration storage that stores configuration settings. The configuration settings include a plurality of subsystem memory range settings defining memory zones. The access transaction also includes access information. A multi-memory zone access checking circuit, coupled to the configuration storage, checks the access transaction using at least one of the configuration settings and the access information. The multi-memory zone access checking circuit generates an access grant signal if the access transaction is valid.

摘要翻译： 本发明提供一种用于控制在隔离执行环境中对多个存储区的存储器访问的方法，装置和系统。 具有正常执行模式和隔离执行模式的处理器生成访问事务。 访问事务使用存储配置设置的配置存储进行配置。 配置设置包括定义存储器区域的多个子系统存储器范围设置。 访问事务还包括访问信息。 耦合到配置存储器的多存储器区域访问检查电路使用配置设置和访问信息中的至少一个来检查访问事务。 如果访问事务有效，则多存储区访问检查电路产生访问授权信号。

公开(公告)号：US06633963B1

公开(公告)日：2003-10-14

申请号：US09618489

申请日：2000-07-18

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F1206

CPC分类号： G06F12/1491 ,  G06F12/1441

摘要： A processor having a normal execution mode and an isolated execution mode generates an access transaction. The access transaction is configured using a configuration storage that stores configuration settings. The configuration settings include a plurality of subsystem memory range settings defining memory zones. The access transaction also includes access information. A multi-memory zone access checking circuit, coupled to the configuration storage, checks the access transaction using at least one of the configuration settings and the access information. The multi-memory zone access checking circuit generates an access grant signal if the access transaction is valid.

摘要翻译： 具有正常执行模式和隔离执行模式的处理器生成访问事务。 访问事务使用存储配置设置的配置存储进行配置。 配置设置包括定义存储器区域的多个子系统存储器范围设置。 访问事务还包括访问信息。 耦合到配置存储器的多存储器区域访问检查电路使用配置设置和访问信息中的至少一个来检查访问事务。 如果访问事务有效，则多存储区访问检查电路生成访问许可信号。

公开(公告)号：US06185670B2

公开(公告)日：2001-02-06

申请号：US09170136

申请日：1998-10-12

申请人： Thomas R. Huff ,  Shreekant S. Thakkar ,  Roger A. Golliver

发明人： Thomas R. Huff ,  Shreekant S. Thakkar ,  Roger A. Golliver

IPC分类号： G06F1500

CPC分类号： G06F9/30032 ,  G06F9/30021 ,  G06F9/30145 ,  G06F9/30167

摘要： A method and apparatus for reducing the number of opcodes required in a computer architecture using an operation class code and an operation selector code. A processor contains a fetch unit which fetches instructions to be executed by the processor. An instruction may conform to an instruction format which includes a number of fields that specify an operation class code, an operation selector code, and one or more operands. The processor also contains a decoder which uses the operation class code to generate a single execution flow that is capable of executing a class of similar operations. The single execution flow, in the form of execution control information, is sent to an execution unit along with the associated operands. The operation selector code is also passed to the execution unit. The execution unit performs the specific operation identified by the operation selector code and execution control information.

摘要翻译： 一种用于减少使用操作类代码和操作选择器代码的计算机体系结构中所需的操作码数量的方法和装置。 一个处理器包含一个提取单元，它提取要由处理器执行的指令。 指令可以符合包括指定操作类代码，操作选择器代码和一个或多个操作数的多个字段的指令格式。 该处理器还包含一个解码器，它使用操作类代码来生成能够执行类似操作类的单个执行流。 执行控制信息形式的单个执行流程与关联的操作数一起发送到执行单元。 操作选择器代码也被传递给执行单元。 执行单元执行由操作选择器代码和执行控制信息识别的特定操作。

公开(公告)号：US06502117B2

公开(公告)日：2002-12-31

申请号：US09874865

申请日：2001-06-04

申请人： Roger A. Golliver ,  Carole Dulong

发明人： Roger A. Golliver ,  Carole Dulong

IPC分类号： G06F752

CPC分类号： G06F9/30032 ,  G06F7/768 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30112

摘要： A method and apparatus for performing complex arithmetic is disclosed. In one embodiment, a method comprises decoding a single instruction, and in response to decoding the single instruction, moving a first operand occupying lower order bits of a first storage area to higher order bits of a result, moving a second operand occupying higher order bits of a second storage area to lower order bits of the result, and negating one of the first and second operands of the result.

摘要翻译： 公开了一种执行复杂运算的方法和装置。 在一个实施例中，一种方法包括对单个指令进行解码，并且响应于对单个指令的解码，将占用第一存储区域的较低位的第一操作数移动到结果的较高位，移动占用更高位的第二操作数 的第二存储区域到结果的较低位，并且否定结果的第一和第二操作数之一。

公开(公告)号：US06272512B1

公开(公告)日：2001-08-07

申请号：US09170473

申请日：1998-10-12

申请人： Roger A. Golliver ,  Carole Dulong

发明人： Roger A. Golliver ,  Carole Dulong

IPC分类号： G06F752

CPC分类号： G06F9/30032 ,  G06F7/768 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30112

摘要： A method and apparatus for performing complex arithmetic is disclosed. In one embodiment, a method comprises decoding a single instruction, and in response to decoding the single instruction, moving a first operand occupying lower order bits of a first storage area to higher order bits of a result, moving a second operand occupying higher order bits of a second storage area to lower order bits of the result, and negating one of the first and second operands of the result.

摘要翻译： 公开了一种执行复杂运算的方法和装置。 在一个实施例中，一种方法包括解码单个指令，并且响应于对单个指令进行解码，将占用第一存储区域的较低位的第一操作数移动到结果的较高位，移动占用更高位的第二操作数 的第二存储区域到结果的较低位，并且否定结果的第一和第二操作数之一。

公开(公告)号：US06292886B1

公开(公告)日：2001-09-18

申请号：US09169865

申请日：1998-10-12

申请人： Sivakumar Makineni ,  Sunnhyuk Kimn ,  Gautam B. Doshi ,  Roger A. Golliver

发明人： Sivakumar Makineni ,  Sunnhyuk Kimn ,  Gautam B. Doshi ,  Roger A. Golliver

IPC分类号： G06F1716

CPC分类号： G06F9/3885 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/3893

摘要： A system for processing SIMD operands in a packed data format includes a scalar FMAC and a vector FMAC coupled to a register file through an operand delivery module. For vector operations, the operand delivery module bit steers a SIMD operand of the packed operand into an unpacked operand for processing by the first execution unit. Another SIMD operand is processed by the vector execution unit.

摘要翻译： 用于以打包数据格式处理SIMD操作数的系统包括标量FMAC和通过操作数传送模块耦合到寄存器文件的向量FMAC。 对于向量操作，操作数传送模块位将打包操作数的SIMD操作数转换为解包操作数，以供第一执行单元处理。 另一个SIMD操作数由向量执行单元处理。

公开(公告)号：US06321327B1

公开(公告)日：2001-11-20

申请号：US09223457

申请日：1998-12-30

申请人： Sivakumar Makineni ,  Sunnhyuk Kimn ,  Gautam B. Doshi ,  Roger A. Golliver

发明人： Sivakumar Makineni ,  Sunnhyuk Kimn ,  Gautam B. Doshi ,  Roger A. Golliver

IPC分类号： G06F738

CPC分类号： G06F9/30014 ,  G06F9/30036 ,  G06F9/30105 ,  G06F9/30109 ,  G06F9/30192

摘要： A method is provided for loading a packed floating-point operand into a register file entry having one or more associated implicit bits. The packed floating point operand includes multiple component operands. Significand and exponent bits for each component operand are copied to corresponding fields of the register entry, and the exponent bits are tested to determine whether the component operand is normalized. An implicit bit corresponding to the component operand is set when the component operand is normalized.

摘要翻译： 提供了一种用于将打包的浮点操作数加载到具有一个或多个相关隐含位的寄存器文件条目中的方法。 打包浮点操作数包括多个组件操作数。 每个组件操作数的有效位和指数位被复制到寄存器条目的相应字段，并且测试指数位以确定组件操作数是否被归一化。 当组件操作数被归一化时，设置与组件操作数相对应的隐式位。

公开(公告)号：US06249798B1

公开(公告)日：2001-06-19

申请号：US08728646

申请日：1996-10-10

申请人： Roger A. Golliver ,  Michael James Morrison ,  Glenn Colon-Bonet ,  Guatam Bhawandas Doshi ,  Jerome C. Huck ,  Alan Hersh Karp ,  Sivakumar Makineni

发明人： Roger A. Golliver ,  Michael James Morrison ,  Glenn Colon-Bonet ,  Guatam Bhawandas Doshi ,  Jerome C. Huck ,  Alan Hersh Karp ,  Sivakumar Makineni

IPC分类号： G06F738

CPC分类号： H03M7/24

摘要： An apparatus, a processor, a computer system and a method may be used to directly transfer and translate data between a memory format in an integer processing unit and a floating point format in a floating point processing unit. Data is stored in integer registers of the integer processing unit in a memory format and is stored in floating point registers of the floating point processing unit in a floating point format. A direct data link is provided between the integer register file of the integer processing unit and the floating point register file of the floating point processing unit. The direct data link includes a logic circuit which translates data between the memory format and the floating point format.

摘要翻译： 可以使用装置，处理器，计算机系统和方法在浮点处理单元中的整数处理单元中的存储器格式和浮点格式之间直接传送和转换数据。 数据以存储格式存储在整数处理单元的整数寄存器中，并以浮点格式存储在浮点处理单元的浮点寄存器中。 在整数处理单元的整数寄存器文件和浮点处理单元的浮点寄存器文件之间提供直接数据链接。 直接数据链路包括在存储器格式和浮点格式之间转换数据的逻辑电路。