公开(公告)号：US07965569B2

公开(公告)日：2011-06-21

申请号：US12201384

申请日：2008-08-29

申请人： Tsuyoshi Koike ,  Hidenari Kanehara

发明人： Tsuyoshi Koike ,  Hidenari Kanehara

IPC分类号： G11C7/00

CPC分类号： G11C7/12 ,  G11C11/413

摘要： A voltage of a bit line connected to a memory cell is stepped up up to a power supply voltage by a precharge circuit. Before data is read from the memory cell, the voltage of the bit line is stepped down to a voltage level lower than the power supply voltage by a step-down circuit. A precharge switching element controls a connection between a high-potential-side power supply and the precharge circuit and a connection between a low-potential-side power supply and the precharge circuit. A power supply connecting circuit is provided between the precharge switching element and the high-potential-side power supply. A ground connecting circuit is provided between a connecting point at which the precharge switching element is connected to the power supply connecting circuit and the low-potential-side power supply.

摘要翻译： 连接到存储单元的位线的电压通过预充电电路升高到电源电压。 在从存储单元读取数据之前，通过降压电路将位线的电压降低到低于电源电压的电压电平。 预充电开关元件控制高电位侧电源和预充电电路之间的连接以及低电位侧电源与预充电电路之间的连接。 在预充电开关元件和高电位侧电源之间设置电源连接电路。 在预充电开关元件连接到电源连接电路的连接点和低电位侧电源之间设置有接地连接电路。

公开(公告)号：US20090016144A1

公开(公告)日：2009-01-15

申请号：US12122174

申请日：2008-05-16

申请人： Akira MASUO ,  Norihiko Sumitani ,  Kazuki Tsujimura ,  Tsuyoshi Koike

发明人： Akira MASUO ,  Norihiko Sumitani ,  Kazuki Tsujimura ,  Tsuyoshi Koike

IPC分类号： G11C8/08

CPC分类号： G11C11/412 ,  G11C11/419

摘要： In a memory cell having a first and a second load transistor, a first and a second drive transistor, and a first and a second access transistor, a third access transistor provided between a first bit line and a first memory node and having a gate terminal connected to a first column line and a fourth access transistor provided between a second bit line and a second memory node and having a gate terminal connected to a second column line, are additionally provided.

摘要翻译： 在具有第一和第二负载晶体管，第一和第二驱动晶体管以及第一和第二存取晶体管的存储单元中，设置在第一位线和第一存储器节点之间并具有栅极端子的第三存取晶体管 连接到第一列线和设置在第二位线和第二存储器节点之间并且具有连接到第二列线的栅极端子的第四存取晶体管。

公开(公告)号：US5765278A

公开(公告)日：1998-06-16

申请号：US554350

申请日：1995-11-06

申请人： Tsuyoshi Koike ,  Yosinobu Ohta ,  Teizi Sakuma ,  Kenichi Taniguchi

发明人： Tsuyoshi Koike ,  Yosinobu Ohta ,  Teizi Sakuma ,  Kenichi Taniguchi

IPC分类号： H01R43/048 ,  H01R43/055

CPC分类号： H01R43/055 ,  Y10T29/49192 ,  Y10T29/5142 ,  Y10T29/5149 ,  Y10T29/5193 ,  Y10T29/53235

摘要： A terminal feeding unit reducing preparation time and adapted for multi-item and small-lot production of wire harnesses and a multi-crimping apparatus employing the same are disclosed. Plural terminal feeding units (210) are incorporated into the multi-crimping apparatus (20). Each terminal feeding unit (210) has a carrier cutting section for severing a terminal portion (BS) from a terminal belt (B), a crimping section (214) located at a pressing position (A), and a feeding section (215) for feeding a terminal (T) to the crimping section (214).

摘要翻译： 公开了一种减少准备时间并适用于多品种和小批量生产线束的端子进给单元和采用该线束的多压接装置。 多个端子供给单元（210）被并入到多压接装置（20）中。 每个端子进给单元（210）具有用于从端子带（B）切断端子部分（BS）的载体切割部分，位于按压位置（A）的压接部分（214）和馈送部分（215） 用于将端子（T）馈送到压接部分（214）。

公开(公告)号：US08223564B2

公开(公告)日：2012-07-17

申请号：US12675069

申请日：2009-02-27

申请人： Tsuyoshi Koike

发明人： Tsuyoshi Koike

IPC分类号： G11C7/22

CPC分类号： G11C8/16 ,  G11C11/412 ,  G11C11/419

摘要： A memory cell (100) includes a read circuit (30) whose output wiring is a read bit line (RBIT) and which has a switching transistor (31), a reset transistor (32), and an output wiring driving transistor (33). The switching transistor (31) connects a data holding node (MD) of a storage circuit (10) and a control line (DR) in accordance with a control signal on a read word line (/RWL0). The reset transistor (32) resets the control line (DR) in accordance with a reset control signal (RST). The output wiring driving transistor (33) has a gate connected to the control line (DR), a drain connected to the read bit line (RBIT), and a source connected to a ground power supply.

摘要翻译： 存储单元（100）包括读出电路（30），其输出布线是读位线（RBIT），并具有开关晶体管（31），复位晶体管（32）和输出布线驱动晶体管（33） 。 开关晶体管31根据读取字线（/ RWL0）上的控制信号连接存储电路（10）的数据保持节点（MD）和控制线（DR）。 复位晶体管（32）根据复位控制信号（RST）复位控制线（DR）。 输出布线驱动晶体管（33）具有连接到控制线（DR）的栅极，连接到读位线（RBIT）的漏极和连接到接地电源的源极。

公开(公告)号：US07978503B2

公开(公告)日：2011-07-12

申请号：US11730977

申请日：2007-04-05

申请人： Tsuyoshi Koike ,  Hidenari Kanehara

发明人： Tsuyoshi Koike ,  Hidenari Kanehara

IPC分类号： G11C11/41 ,  G11C11/413 ,  G11C11/419 ,  G11C11/412 ,  G11C11/417

CPC分类号： G11C11/412 ,  G11C11/413

摘要： A dummy memory cell for detection of write completion timing is provided as a replica of a memory cell. When assisting a write operation by power supply control and substrate potential control of the memory cell, the timing of ending the write assist operation is determined by a voltage control circuit based on information about the dummy memory cell. For example, the voltage control circuit performs, in a data write operation in the memory cell, the write assist operation of decreasing the voltage of a source power supply allocated to P-channel MOS load transistors using a pull-down transistor. Thereafter, at the time when completion of the data write operation in the dummy memory cell is detected, the voltage control circuit ends the write assist operation and restores the voltage of the source power supply to the original level using a pull-up transistor.

摘要翻译： 提供用于检测写入完成定时的伪存储单元作为存储单元的副本。 当通过电源控制和存储单元的基板电位控制来协助写入操作时，结束写入辅助操作的定时由电压控制电路基于关于虚拟存储单元的信息来确定。 例如，电压控制电路在存储单元中的数据写入操作中执行使用下拉晶体管降低分配给P沟道MOS负载晶体管的源极电源的电压的写入辅助操作。 此后，当检测到虚拟存储单元中的数据写入操作完成时，电压控制电路结束写入辅助操作，并且使用上拉晶体管将源极电源的电压恢复到原始电平。

公开(公告)号：US20110116329A1

公开(公告)日：2011-05-19

申请号：US12675069

申请日：2009-02-27

申请人： Tsuyoshi Koike

发明人： Tsuyoshi Koike

IPC分类号： G11C7/00

CPC分类号： G11C8/16 ,  G11C11/412 ,  G11C11/419

摘要： A memory cell (100) includes a read circuit (30) whose output wiring is a read bit line (RBIT) and which has a switching transistor (31), a reset transistor (32), and an output wiring driving transistor (33). The switching transistor (31) connects a data holding node (MD) of a storage circuit (10) and a control line (DR) in accordance with a control signal on a read word line (/RWL0). The reset transistor (32) resets the control line (DR) in accordance with a reset control signal (RST). The output wiring driving transistor (33) has a gate connected to the control line (DR), a drain connected to the read bit line (RBIT), and a source connected to a ground power supply.

摘要翻译： 存储单元（100）包括读出电路（30），其输出布线是读位线（RBIT），并具有开关晶体管（31），复位晶体管（32）和输出布线驱动晶体管（33） 。 开关晶体管31根据读取字线（/ RWL0）上的控制信号连接存储电路（10）的数据保持节点（MD）和控制线（DR）。 复位晶体管（32）根据复位控制信号（RST）复位控制线（DR）。 输出布线驱动晶体管（33）具有连接到控制线（DR）的栅极，连接到读位线（RBIT）的漏极和连接到接地电源的源极。

公开(公告)号：US20070263447A1

公开(公告)日：2007-11-15

申请号：US11730977

申请日：2007-04-05

申请人： Tsuyoshi Koike ,  Hidenari Kanehara

发明人： Tsuyoshi Koike ,  Hidenari Kanehara

IPC分类号： G11C16/04

CPC分类号： G11C11/412 ,  G11C11/413

摘要： A dummy memory cell for detection of write completion timing is provided as a replica of a memory cell. When assisting a write operation by power supply control and substrate potential control of the memory cell, the timing of ending the write assist operation is determined by a voltage control circuit based on information about the dummy memory cell. For example, the voltage control circuit performs, in a data write operation in the memory cell, the write assist operation of decreasing the voltage of a source power supply allocated to P-channel MOS load transistors using a pull-down transistor. Thereafter, at the time when completion of the data write operation in the dummy memory cell is detected, the voltage control circuit ends the write assist operation and restores the voltage of the source power supply to the original level using a pull-up transistor.

摘要翻译： 提供用于检测写入完成定时的伪存储单元作为存储单元的副本。 当通过电源控制和存储单元的基板电位控制来协助写入操作时，结束写入辅助操作的定时由电压控制电路基于关于虚拟存储单元的信息来确定。 例如，电压控制电路在存储单元中的数据写入操作中执行使用下拉晶体管降低分配给P沟道MOS负载晶体管的源极电源的电压的写入辅助操作。 此后，当检测到虚拟存储单元中的数据写入操作完成时，电压控制电路结束写入辅助操作，并且使用上拉晶体管将源极电源的电压恢复到原始电平。

公开(公告)号：US5438155A

公开(公告)日：1995-08-01

申请号：US154086

申请日：1993-11-18

申请人： Eiji Matsuda ,  Toshinori Matsuda ,  Tsuyoshi Koike

发明人： Eiji Matsuda ,  Toshinori Matsuda ,  Tsuyoshi Koike

IPC分类号： G06F3/023 ,  G10H1/00 ,  G10H1/053 ,  G10H1/18 ,  G10H1/34 ,  H03M11/14 ,  G09B15/02 ,  G10H1/02

CPC分类号： G10H1/34 ,  G10H1/18

摘要： An electronic musical instrument having a plurality of switches is disclosed wherein a numerical value can be inputted without provision of a specific switch for inputting a numerical value. The electronic musical instrument has a tone/effect inputting mode in which, when one of the switches is operated, a tone or acoustic effect allocated in advance to the operated switch is set and a numeric inputting mode in which, when one of the switches is operated, a numerical value allocated in advance to the operated switch is set. A change-over switch is provided for changing over the operation mode between the tone/effect inputting mode and the numeric inputting mode.

摘要翻译： 公开了一种具有多个开关的电子乐器，其中可以输入数值而不设置用于输入数值的特定开关。 电子乐器具有音调/效果输入模式，其中当其中一个开关被操作时，设置预先分配给操作的开关的音调或声音效果，以及数字输入模式，其中当一个开关是 设置预先分配给操作的开关的数值。 提供转换开关，用于改变音色/效果输入模式和数字输入模式之间的操作模式。

公开(公告)号：US5400686A

公开(公告)日：1995-03-28

申请号：US982878

申请日：1992-11-30

申请人： Tsuyoshi Koike ,  Toshinori Matsuda

发明人： Tsuyoshi Koike ,  Toshinori Matsuda

IPC分类号： G09B15/04 ,  G10H1/00 ,  G11B33/10 ,  G09B15/02

CPC分类号： G10H1/0033 ,  G09B15/04

摘要： A sequencer according to the present invention comprises: a display having multiple data input fields for entry of information items and having a capability for distinguishing or emphasizing which of the data input fields is prepared to accept input; designating circuitry for selecting an operation mode; and a control for, when a specific operation mode is selected by the designating circuitry, facilitating the entry of information items by distinguishing or emphasizing one of the data input fields where information will most probably be entered in the specific operation mode.

摘要翻译： 根据本发明的定序器包括：显示器，具有用于输入信息项的多个数据输入字段，并且具有区分或强调哪个数据输入字段准备好接受输入的能力; 用于选择操作模式的指定电路; 以及当通过指定电路选择特定操作模式时，用于通过区分或强调在特定操作模式中最可能输入信息的数据输入字段中的一个来促进信息项的输入的控制。