公开(公告)号：US08688761B2

公开(公告)日：2014-04-01

申请号：US13314530

申请日：2011-12-08

申请人： Muhammad Ahmed ,  Ajay Anant Ingle ,  Sujat Jamil

发明人： Muhammad Ahmed ,  Ajay Anant Ingle ,  Sujat Jamil

IPC分类号： G06F7/00 ,  G06F15/00 ,  G06F7/38 ,  G06F12/00 ,  G06F9/26 ,  G06F9/34

CPC分类号： G06F9/30181 ,  G06F9/30032 ,  G06F9/3012 ,  G06F9/30189 ,  G06F9/3802 ,  G06F9/3851 ,  G06F9/3885

摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.

摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。

公开(公告)号：US08099448B2

公开(公告)日：2012-01-17

申请号：US11266076

申请日：2005-11-02

申请人： Muhammad Ahmed ,  Ajay Anant Ingle ,  Sujat Jamil

发明人： Muhammad Ahmed ,  Ajay Anant Ingle ,  Sujat Jamil

IPC分类号： G06F7/00 ,  G06F15/00 ,  G06F7/38 ,  G06F9/26 ,  G06F9/34

CPC分类号： G06F9/30181 ,  G06F9/30032 ,  G06F9/3012 ,  G06F9/30189 ,  G06F9/3802 ,  G06F9/3851 ,  G06F9/3885

摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.

摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。

公开(公告)号：US07620778B2

公开(公告)日：2009-11-17

申请号：US11137183

申请日：2005-05-25

申请人： Baker Mohammad ,  Muhammad Ahmed ,  Paul Bassett ,  Sujat Jamil ,  Ajay Anant Ingle

发明人： Baker Mohammad ,  Muhammad Ahmed ,  Paul Bassett ,  Sujat Jamil ,  Ajay Anant Ingle

IPC分类号： G06F12/00

CPC分类号： G06F12/0895 ,  G06F12/0864 ,  G06F12/0893

摘要： Techniques for processing transmissions in a communications (e.g., CDMA) system including the use of a digital signal processor. The digital signal processor includes a cache memory system and associates a plurality of cache memory match lines with addressable memory lines of an addressable memory. Each of the cache memory match lines associates with one of corresponding sets of the cache memory. The method and system maintain each of the cache memory match lines at a low voltage. Once the digital signal processor initiates a search of the cache memory for retrieving data from a selected one of the corresponding sets of the cache memory, a match line drive circuit drives one of the cache memory match lines from a low voltage to a high voltage. The selected one of the cache memory match lines corresponds to the selected one of the corresponding sets of the cache memory. The digital signal processor compares the selected one of the cache memory match lines to an associated one of the addressable memory lines. Following the comparison step, the process returns the one of the cache memory match lines to the low voltage.

摘要翻译： 用于处理包括使用数字信号处理器的通信（例如，CDMA）系统中的传输的技术。 数字信号处理器包括高速缓冲存储器系统，并将多个高速缓冲存储器匹配线与可寻址存储器的可寻址存储器线相关联。 每个高速缓存存储器匹配行与高速缓冲存储器的相应组中的一个相关联。 该方法和系统将每个缓存存储器匹配线保持在低电压。 一旦数字信号处理器启动对高速缓冲存储器的搜索，以从相应的高速缓冲存储器组中的选定的一个中选出一个数据，则匹配线驱动电路将高速缓冲存储器匹配线之一从低电压驱动到高电压。 高速缓存存储器匹配行中所选择的一个对应于高速缓冲存储器的所选择的相应组中的一个。 数字信号处理器将所选择的一个高速缓冲存储器匹配线与可寻址存储器线中的相关联的一个进行比较。 在比较步骤之后，该过程将高速缓存存储器匹配行之一返回到低电压。

公开(公告)号：US20070100923A1

公开(公告)日：2007-05-03

申请号：US11266076

申请日：2005-11-02

申请人： Muhammad Ahmed ,  Ajay Ingle ,  Sujat Jamil

发明人： Muhammad Ahmed ,  Ajay Ingle ,  Sujat Jamil

IPC分类号： G06F7/42

CPC分类号： G06F9/30181 ,  G06F9/30032 ,  G06F9/3012 ,  G06F9/30189 ,  G06F9/3802 ,  G06F9/3851 ,  G06F9/3885

摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.

摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。

公开(公告)号：US07984281B2

公开(公告)日：2011-07-19

申请号：US11954615

申请日：2007-12-12

申请人： Erich James Plondke ,  Lucian Codrescu ,  Muhammad Ahmed ,  William Anderson ,  Suresh K. Venkumahanti

发明人： Erich James Plondke ,  Lucian Codrescu ,  Muhammad Ahmed ,  William Anderson ,  Suresh K. Venkumahanti

IPC分类号： G06F9/00

CPC分类号： G06F9/4812 ,  G06F9/30123 ,  G06F9/3013 ,  G06F9/3851

摘要： A multi-threaded processor is disclosed that includes a sequencer adapted to provide instructions associated with one or more threads of a multi-threaded processor. The sequencer includes an interrupt controller adapted to receive one or more interrupts and to selectively allow a first thread of the one or more threads to service at least one interrupt. The interrupt controller includes logic to preclude a second thread of the one or more threads from responding to the at least one interrupt.

摘要翻译： 公开了一种多线程处理器，其包括适于提供与多线程处理器的一个或多个线程相关联的指令的定序器。 定序器包括适于接收一个或多个中断并且选择性地允许一个或多个线程的第一线程服务于至少一个中断的中断控制器。 所述中断控制器包括排除所述一个或多个线程的第二线程以响应所述至少一个中断的逻辑。

公开(公告)号：US07673102B2

公开(公告)日：2010-03-02

申请号：US11437501

申请日：2006-05-17

申请人： Muhammad Ahmed

发明人： Muhammad Ahmed

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/0859 ,  G06F12/126 ,  G06F12/128 ,  Y02D10/13

摘要： Techniques for use in CDMA-based products and services, including replacing cache memory allocation so as to maximize residency of a plurality of set ways following a tag-miss allocation. Herein, steps forming a first-in, first-out (FIFO) replacement listing of victim ways for the cache memory, wherein the depth of the FIFO replacement listing approximately equals the number of ways in the cache set. The method and system place a victim way on the FIFO replacement listing only in the event that a tag-miss results in a tag-miss allocation, the victim way is placed at the tail of the FIFO replacement listing after any previously selected victim way. Use of a victim way on the FIFO replacement listing is prevented in the event of an incomplete prior allocation of the victim way by, for example, stalling a reuse request until such initial allocation of the victim way completes or replaying a reuse request until such initial allocation of the victim way completes.

摘要翻译： 在基于CDMA的产品和服务中使用的技术，包括替换高速缓冲存储器分配，以便在标签错失分配之后最大化多个设置路径的驻留。 这里，形成用于高速缓冲存储器的受害方式的先入先出（FIFO）替换列表的步骤，其中FIFO替换列表的深度近似等于高速缓存集中的路数。 只有在标签错失导致标签错失分配的情况下，该方法和系统才会将受害者的方式置于FIFO替换列表中，受害者的方式将放置在先前选择的受害方式之后的FIFO替换列表的尾部。 在受害者方式的不完整的先前分配的情况下，通过停止重用请求直到受害方的初始分配完成或重放重用请求直到这样的初始化 受害方的分配完成。

公开(公告)号：US20070271416A1

公开(公告)日：2007-11-22

申请号：US11437501

申请日：2006-05-17

申请人： Muhammad Ahmed

发明人： Muhammad Ahmed

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/0859 ,  G06F12/126 ,  G06F12/128 ,  Y02D10/13

摘要： Techniques for use in CDMA-based products and services, including replacing cache memory allocation so as to maximize residency of a plurality of set ways following a tag-miss allocation. Herein, steps forming a first-in, first-out (FIFO) replacement listing of victim ways for the cache memory, wherein the depth of the FIFO replacement listing approximately equals the number of ways in the cache set. The method and system place a victim way on the FIFO replacement listing only in the event that a tag-miss results in a tag-miss allocation, the victim way is placed at the tail of the FIFO replacement listing after any previously selected victim way. Use of a victim way on the FIFO replacement listing is prevented in the event of an incomplete prior allocation of the victim way by, for example, stalling a reuse request until such initial allocation of the victim way completes or replaying a reuse request until such initial allocation of the victim way completes.

摘要翻译： 在基于CDMA的产品和服务中使用的技术，包括替换高速缓冲存储器分配，以便在标签错失分配之后最大化多个设置路径的驻留。 这里，形成用于高速缓冲存储器的受害方式的先入先出（FIFO）替换列表的步骤，其中FIFO替换列表的深度近似等于高速缓存集中的路数。 只有在标签错失导致标签错失分配的情况下，该方法和系统才会将受害者的方式置于FIFO替换列表中，受害者的方式将放置在先前选择的受害方式之后的FIFO替换列表的尾部。 在受害者方式的不完整的先前分配的情况下，通过停止重用请求直到受害方的初始分配完成或重放重用请求直到这样的初始化 受害方的分配完成。

公开(公告)号：US20100281483A1

公开(公告)日：2010-11-04

申请号：US12433824

申请日：2009-04-30

申请人： Shlomo Selim Rakib ,  Alexander Hubris ,  Muhammad Ahmed

发明人： Shlomo Selim Rakib ,  Alexander Hubris ,  Muhammad Ahmed

IPC分类号： G06F9/46 ,  G06F12/00

CPC分类号： G06F9/4881 ,  G06F9/30032 ,  G06F9/3009 ,  G06F9/30181 ,  G06F9/3828 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3887 ,  G06F9/5066 ,  G06F15/8023 ,  G06F2209/483

摘要： A scheduling co-processor for scheduling the execution of threads on a processor is disclosed. In certain embodiments, the scheduling co-processor includes one or more engines (such as lookup tables) that are programmable with a Petri-net representation of a thread scheduling algorithm. The scheduling co-processor may further include a token list to store tokens associated with the Petri-net; an enabled-thread list to indicate which threads are enabled for execution in response to particular tokens being present in the token list; and a ready-thread list to indicate which threads from the enabled-thread list are ready for execution when data and/or space availability conditions associated with the threads are satisfied.

摘要翻译： 公开了一种用于调度处理器上的线程执行的调度协处理器。 在某些实施例中，调度协处理器包括可以用线程调度算法的Petri网表示来编程的一个或多个引擎（诸如查找表）。 调度协处理器还可以包括用于存储与Petri网相关联的令牌的令牌列表; 启用线程列表，以指示响应于令牌列表中存在的特定令牌而启用执行的线程; 以及准备线程列表，以指示当与线程相关联的数据和/或空间可用性条件得到满足时，来自启用线程列表的哪些线程准备好执行。

公开(公告)号：US20100281236A1

公开(公告)日：2010-11-04

申请号：US12433821

申请日：2009-04-30

申请人： Shlomo Selim Rakib ,  Muhammad Ahmed ,  Marc Schaub

发明人： Shlomo Selim Rakib ,  Muhammad Ahmed ,  Marc Schaub

IPC分类号： G06F9/30 ,  G06F15/80 ,  G06F9/06

CPC分类号： G06F9/3828 ,  G06F9/3851 ,  G06F9/3887 ,  G06F9/3891

摘要： An apparatus for processing data may include an array of processing elements (such as an n×m or n×n array of processing elements) configured to simultaneously perform operations on a plurality of data elements using a single instruction. Each processing element in the array may be configured to transfer data directly to at least one neighboring processing element within the array. In selected embodiments, the apparatus may include exchange registers to temporarily store data transferred between neighboring processing elements.

摘要翻译： 用于处理数据的装置可以包括被配置为使用单个指令同时对多个数据元素执行操作的处理元件（诸如n×m或n×n个处理元件阵列）的阵列。 阵列中的每个处理元件可以被配置为将数据直接传送到阵列内的至少一个相邻的处理元件。 在所选择的实施例中，该装置可以包括用于临时存储在相邻处理元件之间传送的数据的交换寄存器。

公开(公告)号：US20070271417A1

公开(公告)日：2007-11-22

申请号：US11531111

申请日：2006-09-12

申请人： Muhammad Ahmed

发明人： Muhammad Ahmed

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/0859 ,  G06F12/126 ,  G06F12/128 ,  Y02D10/13

摘要： Techniques for use in CDMA-based products and services, including replacing cache memory allocation so as to maximize residency of a plurality of set ways following a tag miss allocation. Herein, steps and instructions provide for forming a first-in, first-out (FIFO) cache way listing of victim ways for the cache memory, wherein the depth of the FIFO cache way listing approximately equals the number of ways in the cache memory. The method and system place a victim way on the FIFO cache way listing only in the event that a tag miss results in a tag miss allocation, the victim way is placed at the tail of the FIFO cache way listing after any previously selected victim way. Use of a victim way on the FIFO cache way listing is prevented in the event of an incomplete prior allocation of the victim way by, for example, stalling a reuse request until such initial allocation of the victim way completes or replaying a reuse request until such initial allocation of the victim way completes.

摘要翻译： 用于基于CDMA的产品和服务的技术，包括替换高速缓冲存储器分配，以便在标签未命中分配之后最大化多个设置路径的驻留。 这里，步骤和指令提供用于形成用于高速缓存存储器的受害方式的先入先出（FIFO）高速缓存方式列表，其中FIFO高速缓存方式列表的深度大约等于高速缓存存储器中的路数。 该方法和系统将牺牲方式置于FIFO缓存方式列表中，只有在标记未命中导致标签未命中分配的情况下，受害者的方式将放置在先前选择的受害方式之后的FIFO缓存方式列表的尾部。 通过例如停止重用请求直到对受害者方式的这种初始分配完成或重放重用请求直到此为止，才能防止在FIFO高速缓存方式列表中使用受害方式。 受害方的初始分配完成。