公开(公告)号：US20050144213A1

公开(公告)日：2005-06-30

申请号：US11019853

申请日：2004-12-21

申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

IPC分类号： G06F7/499 ,  G06F15/00

CPC分类号： G06F7/49963

摘要： Described are mathematical circuits that perform flexible rounding schemes. The circuits require few additional resources and can be adjusted dynamically to change the number of bits involved in the rounding. In one embodiment, a DSP circuit stores a rounding constant selected from the group of binary numbers 2(M−1) and 2(M−1)−1, calculates a correction factor, and sums the rounding constant, the correction factor, and a data item to obtain a rounded data item.

摘要翻译： 描述了执行灵活舍入方案的数学电路。 这些电路需要很少的额外资源，并且可以动态调整以改变舍入所涉及的位数。 在一个实施例中，DSP电路存储从二进制数2（M-1）和2（M-1）-1组中选出的舍入常数，计算一个 校正因子，并且舍入常数，校正因子和数据项，以获得舍入的数据项。

公开(公告)号：US20050144211A1

公开(公告)日：2005-06-30

申请号：US11019782

申请日：2004-12-21

申请人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

发明人： James Simkins ,  Steven Young ,  Jennifer Wong ,  Bernard New ,  Alvin Ching

IPC分类号： G06F15/00 ,  H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be combined to create DSP circuits of varying size and complexity. DSP slices in accordance with some embodiments includes programmable operand input registers that can be configured to introduce different amounts of delay, from zero to two clock cycles, for example, to support pipelining. In one such embodiment, each DSP slice includes a partial-product generator having a multiplier port, a multiplicand port, and a product port. The multiplier and multiplicand ports connect to the operand input port via respective first and second operand input registers, each of which is capable of introducing from zero to two clock cycles of delay. In another embodiment, the output of at least one operand input register can connect to the input of an operand input register of a downstream DSP slice so that operands can be transferred among one or more slices.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以组合的DSP片段，以创建不同大小和复杂度的DSP电路。 根据一些实施例的DSP片段包括可被配置为从零到两个时钟周期引入不同量的延迟的可编程操作数输入寄存器，例如以支持流水线化。 在一个这样的实施例中，每个DSP片包括具有乘法器端口，被乘数端口和产品端口的部分乘积生成器。 乘法器和被乘数端口通过相应的第一和第二操作数输入寄存器连接到操作数输入端口，每个第一和第二操作数输入寄存器能够从零延迟到两个延迟的时钟周期。 在另一个实施例中，至少一个操作数输入寄存器的输出可以连接到下游DSP片的操作数输入寄存器的输入，使得操作数可以在一个或多个片之间传送。

公开(公告)号：US06204695B1

公开(公告)日：2001-03-20

申请号：US09336357

申请日：1999-06-18

申请人： Peter H. Alfke ,  Alvin Y. Ching ,  Scott O. Frake ,  Jennifer Wong ,  Steven P. Young

发明人： Peter H. Alfke ,  Alvin Y. Ching ,  Scott O. Frake ,  Jennifer Wong ,  Steven P. Young

IPC分类号： H03H19096

CPC分类号： G06F1/10

摘要： A clock gating circuit is provided for a logic device that reduces device resource requirements, eliminates the need for users to define their own clock gating circuit, and eliminates undesirable clock signal disturbances, such as glitches and runt pulses. In one embodiment, the clock gating circuit includes an input terminal for receiving an input clock signal; an input terminal for receiving a clock enable signal; a storage latch coupled to receive the input clock signal and the clock enable signal, and in response, provide a clock gate control signal; and a logic gate coupled to receive the input clock signal and the clock gate control signal. The logic gate selectively routes the input clock signal in response to the clock gate control signal, thereby providing an output clock signal.

摘要翻译： 为逻辑器件提供时钟选通电路，可降低器件资源需求，消除用户定义自己的时钟选通电路的需要，并消除不期望的时钟信号干扰，如毛刺和欠压脉冲。 在一个实施例中，时钟选通电路包括用于接收输入时钟信号的输入端; 用于接收时钟使能信号的输入端; 存储锁存器，其耦合以接收所述输入时钟信号和所述时钟使能信号，并且作为响应，提供时钟门控制信号; 以及耦合以接收输入时钟信号和时钟门控制信号的逻辑门。 逻辑门选择地响应于时钟门控制信号路由输入时钟信号，由此提供输出时钟信号。

公开(公告)号：US07865542B2

公开(公告)日：2011-01-04

申请号：US11433120

申请日：2006-05-12

申请人： Bernard J. New ,  Vasisht Mantra Vadi ,  Jennifer Wong ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

发明人： Bernard J. New ,  Vasisht Mantra Vadi ,  Jennifer Wong ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： A digital signal processing block having: 1) a first digital signal processing element including: a first multiplexer of a first plurality of multiplexers, the first multiplexer selecting between a first data input and a first zero constant input; and a first arithmetic unit coupled to the first plurality of multiplexers, the first arithmetic logic unit configured for addition; and 2) a second digital signal processing element including: a second multiplexer of a second plurality of multiplexers, the second multiplexer selecting between a second data input and a second zero constant input; and a second arithmetic unit coupled to the second plurality of multiplexers and to a third multiplexer of the first plurality of multiplexers, the second arithmetic unit configured for addition.

摘要翻译： 一种数字信号处理块，具有：1）第一数字信号处理元件，包括：第一多路复用器的第一多路复用器，所述第一多路复用器在第一数据输入和第一零常数输入之间进行选择; 以及耦合到所述第一多个复用器的第一算术单元，所述第一算术逻辑单元被配置为用于相加; 以及2）第二数字信号处理元件，包括：第二多路复用器的第二多路复用器，所述第二多路复用器在第二数据输入和第二零常数输入之间进行选择; 以及耦合到所述第二多路复用器的第二运算单元和所述第一多路复用器的第三多路复用器，所述第二运算单元被配置为相加。

公开(公告)号：US07849119B2

公开(公告)日：2010-12-07

申请号：US11432846

申请日：2006-05-12

申请人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

发明人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

IPC分类号： G06F7/04

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit for pattern detection including: an arithmetic logic unit coupled to a comparison circuit, where the arithmetic logic unit is programmed by an opcode; a selected pattern of a plurality of patterns selected by a first multiplexer, where the first multiplexer is coupled to the comparison circuit; and a register coupled to the comparison circuit for storing at least a partial comparison between an output of the arithmetic logic unit and the selected pattern.

摘要翻译： 一种用于图案检测的集成电路，包括：耦合到比较电路的算术逻辑单元，其中算术逻辑单元由操作码编程; 由第一多路复用器选择的多个图案的选定图案，其中第一多路复用器耦合到比较电路; 以及耦合到所述比较电路的寄存器，用于存储所述算术逻辑单元的输出与所选择的模式之间的至少部分比较。

公开(公告)号：US07472155B2

公开(公告)日：2008-12-30

申请号：US11019783

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： H03K19/17736 ,  G06F15/7867 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be cascaded to create DSP circuits of varying size and complexity. Each DSP slice includes a plurality of operand input ports and a slice output port, all of which are programmably connected to general routing and logic resources. The operand ports receive operands for processing, and a slice output port conveys processed results. Each slice additionally includes a feedback port connected to the respective slice output port, to support accumulate functions in this embodiment, and a cascade input port connected to the output port of an upstream slice to support cascading.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以级联的DSP片段，以创建不同大小和复杂度的DSP电路。 每个DSP片包括多个操作数输入端口和片输出端口，所有这些端口都可编程地连接到通用路由和逻辑资源。 操作数端口接收处理的操作数，切片输出端口传送处理结果。 每个切片还包括连接到相应切片输出端口的反馈端口，以支持在该实施例中的累积功能，以及连接到上游切片的输出端口以支持级联的级联输入端口。

公开(公告)号：US07467175B2

公开(公告)日：2008-12-16

申请号：US11019782

申请日：2004-12-21

申请人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

发明人： James M. Simkins ,  Steven P. Young ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： H03K19/17736 ,  H03K19/17732

摘要： Described is a programmable logic device (PLD) with columns of DSP slices that can be combined to create DSP circuits of varying size and complexity. DSP slices in accordance with some embodiments includes programmable operand input registers that can be configured to introduce different amounts of delay, from zero to two clock cycles, for example, to support pipelining. In one such embodiment, each DSP slice includes a partial-product generator having a multiplier port, a multiplicand port, and a product port. The multiplier and multiplicand ports connect to the operand input port via respective first and second operand input registers, each of which is capable of introducing from zero to two clock cycles of delay. In another embodiment, the output of at least one operand input register can connect to the input of an operand input register of a downstream DSP slice so that operands can be transferred among one or more slices.

摘要翻译： 描述了可编程逻辑器件（PLD），其具有可以组合的DSP片段，以创建不同大小和复杂度的DSP电路。 根据一些实施例的DSP片段包括可被配置为从零到两个时钟周期引入不同量的延迟的可编程操作数输入寄存器，例如以支持流水线化。 在一个这样的实施例中，每个DSP片包括具有乘法器端口，被乘数端口和产品端口的部分乘积生成器。 乘法器和被乘数端口通过相应的第一和第二操作数输入寄存器连接到操作数输入端口，每个第一和第二操作数输入寄存器能够从零延迟到两个延迟的时钟周期。 在另一个实施例中，至少一个操作数输入寄存器的输出可以连接到下游DSP片的操作数输入寄存器的输入，使得操作数可以在一个或多个片之间传送。

公开(公告)号：US07181718B1

公开(公告)日：2007-02-20

申请号：US10928599

申请日：2004-08-27

申请人： Goran Bilski ,  Ralph D. Wittig ,  Jennifer Wong ,  David B. Squires

发明人： Goran Bilski ,  Ralph D. Wittig ,  Jennifer Wong ,  David B. Squires

IPC分类号： G06F17/50

CPC分类号： H03K19/1776 ,  G06F15/7867 ,  H03K19/17732 ,  H03K19/17736 ,  H03K19/17796

摘要： Structures and methods of including processor capabilities in an existing PLD architecture with minimal disruption to the existing general interconnect structure. In a PLD including a column of block RAM (BRAM) blocks, the BRAM blocks are modified to create specialized logic blocks including a RAM, a processor, and a dedicated interface coupled between the RAM, the processor, and the general interconnect structure of the PLD. The additional area is obtained by increasing the width of the column of BRAM blocks. Because the interconnect structure remains virtually unchanged, the interconnections between the specialized logic blocks and the adjacent tiles are already in place, and the modifications do not affect the PLD routing software. In some embodiments, the processor can be optionally disabled, becoming transparent to the user. Other embodiments provide methods of modifying a PLD to include the structures and provide the capabilities described above.

摘要翻译： 在现有PLD架构中包含处理器能力的结构和方法，对现有的一般互连结构的影响最小。 在包括块RAM（BRAM）块的PLD中，BRAM块被修改以创建专用逻辑块，包括RAM，处理器和耦合在RAM，处理器和一般互连结构之间的专用接口 PLD。 通过增加BRAM块的列的宽度来获得附加区域。 因为互连结构几乎保持不变，所以专用逻辑块和相邻的瓦片之间的互连已经就位，并且修改不影响PLD路由软件。 在一些实施例中，处理器可以可选地被禁用，对于用户变得透明。 其他实施例提供了修改PLD以包括结构并提供上述能力的方法。

公开(公告)号：US20060230094A1

公开(公告)日：2006-10-12

申请号：US11432823

申请日：2006-05-12

申请人： James Simkins ,  Jennifer Wong ,  Bernard New ,  Alvin Ching ,  John Thendean ,  Anna Wong ,  Vasisht Vadi

发明人： James Simkins ,  Jennifer Wong ,  Bernard New ,  Alvin Ching ,  John Thendean ,  Anna Wong ,  Vasisht Vadi

IPC分类号： G06F7/52

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit that includes a digital signal processing element (DSPE) having a first and a second register block coupled to a first arithmetic logic unit (ALU) circuit; a middle DSPE adjacent to the top DSPE having a third and a fourth register block coupled to a second ALU circuit, where the third register block is coupled to the first register block, and the fourth register block register block is coupled to the second register block; and a bottom DSPE adjacent to the middle DSPE having a fifth and a sixth register block coupled to a third ALU circuit, where the fifth register block is coupled to the third register block and the sixth register block register block is coupled to the fourth register block.

摘要翻译： 一种集成电路，包括具有耦合到第一算术逻辑单元（ALU）电路的第一和第二寄存器块的数字信号处理元件（DSPE）; 与顶部DSPE相邻的中间DSPE具有耦合到第二ALU电路的第三和第四寄存器块，其中第三寄存器块耦合到第一寄存器块，并且第四寄存器块寄存器块耦合到第二寄存器块 ; 以及与中间DSPE相邻的底部DSPE，具有耦合到第三ALU电路的第五和第六寄存器块，其中第五寄存器块耦合到第三寄存器块，并且第六寄存器块寄存器块耦合到第四寄存器块 。

公开(公告)号：US20060195496A1

公开(公告)日：2006-08-31

申请号：US11432846

申请日：2006-05-12

申请人： Vasisht Vadi ,  Jennifer Wong ,  Bernard New ,  Alvin Ching ,  John Thendean ,  Anna Wong ,  James Simkins

发明人： Vasisht Vadi ,  Jennifer Wong ,  Bernard New ,  Alvin Ching ,  John Thendean ,  Anna Wong ,  James Simkins

IPC分类号： G06F15/00

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit for pattern detection including: an arithmetic logic unit coupled to a comparison circuit, where the arithmetic logic unit is programmed by an opcode; a selected pattern of a plurality of patterns selected by a first multiplexer, where the first multiplexer is coupled to the comparison circuit; and a register coupled to the comparison circuit for storing at least a partial comparison between an output of the arithmetic logic unit and the selected pattern.

摘要翻译： 一种用于图案检测的集成电路，包括：耦合到比较电路的算术逻辑单元，其中算术逻辑单元由操作码编程; 由第一多路复用器选择的多个图案的选定图案，其中第一多路复用器耦合到比较电路; 以及耦合到所述比较电路的寄存器，用于存储所述算术逻辑单元的输出与所选择的模式之间的至少部分比较。