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    Buried Sublevel Metallizations for Improved Transistor Density
    71.
    发明申请
    Buried Sublevel Metallizations for Improved Transistor Density 有权
    用于改善晶体管密度的埋层次级金属化

    公开(公告)号：US20120313176A1

    公开(公告)日：2012-12-13

    申请号：US13154548

    申请日：2011-06-07

    申请人： Kai Frohberg ,  Dominik Olligs ,  Jens Heinrich ,  Katrin Reiche

    发明人： Kai Frohberg ,  Dominik Olligs ,  Jens Heinrich ,  Katrin Reiche

    IPC分类号： H01L27/088 ,  H01L21/768

    CPC分类号： H01L21/823475 ,  H01L21/76801 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823871

    摘要： Generally, the subject matter disclosed herein relates to modern sophisticated semiconductor devices and methods for forming the same, wherein electrical interconnects between circuit elements based on a buried sublevel metallization may provide improved transistor density. One illustrative method disclosed herein includes forming a contact dielectric layer above first and second transistor elements of a semiconductor device, and after forming the contact dielectric layer, forming a buried conductive element below an upper surface of the contact dielectric layer, the conductive element providing an electrical connection between the first and second transistor elements.

    摘要翻译： 通常，本文公开的主题涉及现代复杂的半导体器件及其形成方法，其中基于掩埋的次级金属化的电路元件之间的电互连可以提供改善的晶体管密度。 本文公开的一种说明性方法包括在半导体器件的第一和第二晶体管元件上形成接触电介质层，并且在形成接触电介质层之后，在接触电介质层的上表面下方形成掩埋导电元件，导电元件提供 第一和第二晶体管元件之间的电连接。

    Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor
    74.
    发明授权
    Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor 有权
    在金属化系统中包括电容器的半导体器件和形成电容器的方法

    公开(公告)号：US08048736B2

    公开(公告)日：2011-11-01

    申请号：US12173268

    申请日：2008-07-15

    申请人： Thomas Werner ,  Frank Feustel ,  Kai Frohberg

    发明人： Thomas Werner ,  Frank Feustel ,  Kai Frohberg

    IPC分类号： H01L23/52

    CPC分类号： H01L27/10852 ,  H01L28/40

    摘要： By forming metal capacitors in the metallization structures of semiconductor devices, complex manufacturing sequences in the device level may be avoided. The process of manufacturing the metal capacitors may be performed on the basis of well-established patterning regimes of modern metallization systems by using appropriately selected etch stop materials, which may enable a high degree of compatibility for forming via openings in a metallization layer while providing a capacitor dielectric of a desired high dielectric constant in the capacitor.

    摘要翻译： 通过在半导体器件的金属化结构中形成金属电容器，可以避免器件级的复杂制造顺序。 制造金属电容器的过程可以通过使用适当选择的蚀刻停止材料，通过使用适当选择的蚀刻停止材料，基于现代金属化系统的良好建立的图案化方案来进行，这可以使得能够在金属化层中形成通孔以高度的相容性同时提供金属化层 电容器中所需的高介电常数的电容器电介质。

    SOI SEMICONDUCTOR DEVICE WITH REDUCED TOPOGRAPHY ABOVE A SUBSTRATE WINDOW AREA
    76.
    发明申请
    SOI SEMICONDUCTOR DEVICE WITH REDUCED TOPOGRAPHY ABOVE A SUBSTRATE WINDOW AREA 有权
    SOI半导体器件，具有上面的底层窗口区域

    公开(公告)号：US20110189825A1

    公开(公告)日：2011-08-04

    申请号：US12914663

    申请日：2010-10-28

    申请人： Jens Heinrich ,  Kai Frohberg ,  Sven Mueller ,  Kerstin Ruttloff

    发明人： Jens Heinrich ,  Kai Frohberg ,  Sven Mueller ,  Kerstin Ruttloff

    IPC分类号： H01L21/84

    CPC分类号： H01L21/84 ,  H01L27/1207

    摘要： In sophisticated SOI devices, circuit elements, such as substrate diodes, may be formed in the crystalline substrate material on the basis of a substrate window, wherein the pronounced surface topography may be compensated for or at least reduced by performing additional planarization processes, such as the deposition of a planarization material, and a subsequent etch process when forming the contact level of the semiconductor device.

    摘要翻译： 在复杂的SOI器件中，可以在衬底窗口的基础上在晶体衬底材料中形成诸如衬底二极管之类的电路元件，其中可以通过执行附加的平坦化工艺来补偿或至少减少显着的表面形貌，例如 平坦化材料的沉积，以及当形成半导体器件的接触电平时的后续蚀刻工艺。

    SOI SEMICONDUCTOR DEVICE COMPRISING SUBSTRATE DIODES HAVING A TOPOGRAPHY TOLERANT CONTACT STRUCTURE
    77.
    发明申请
    SOI SEMICONDUCTOR DEVICE COMPRISING SUBSTRATE DIODES HAVING A TOPOGRAPHY TOLERANT CONTACT STRUCTURE 有权
    包含具有地形容差接触结构的基板二极管的SOI半导体器件

    公开(公告)号：US20110186929A1

    公开(公告)日：2011-08-04

    申请号：US12915168

    申请日：2010-10-29

    申请人： Jens Heinrich ,  Kai Frohberg ,  Kerstin Ruttloff

    发明人： Jens Heinrich ,  Kai Frohberg ,  Kerstin Ruttloff

    IPC分类号： H01L27/12

    CPC分类号： H01L29/8611 ,  H01L27/0207 ,  H01L27/0629 ,  H01L27/1207

    摘要： In an SOI semiconductor device, substrate diodes may be formed on the basis of a superior design of the contact level and the metallization layer, thereby avoiding the presence of metal lines connecting to both diode electrodes in the critical substrate diode area. To this end, contact trenches may be provided so as to locally connect one type of diode electrodes within the contact level. Consequently, additional process steps for planarizing the surface topography upon forming the contact level may be avoided.

    摘要翻译： 在SOI半导体器件中，可以基于接触电平和金属化层的优良设计来形成衬底二极管，从而避免在关键衬底二极管区域中存在连接到二极管电极的金属线。 为此，可以提供接触沟槽，以便在接触电平内局部连接一种类型的二极管电极。 因此，可以避免在形成接触电平时使表面形貌平坦化的附加工艺步骤。

    FABRICATING VIAS OF DIFFERENT SIZE OF A SEMICONDUCTOR DEVICE BY SPLITTING THE VIA PATTERNING PROCESS
    78.
    发明申请
    FABRICATING VIAS OF DIFFERENT SIZE OF A SEMICONDUCTOR DEVICE BY SPLITTING THE VIA PATTERNING PROCESS 有权
    通过分析通过绘图过程的半导体器件的不同尺寸制作VIAS

    公开(公告)号：US20110104867A1

    公开(公告)日：2011-05-05

    申请号：US12894648

    申请日：2010-09-30

    申请人： Frank Feustel ,  Thomas Werner ,  Kai Frohberg

    发明人： Frank Feustel ,  Thomas Werner ,  Kai Frohberg

    IPC分类号： H01L21/768

    CPC分类号： H01L21/76816 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76813

    摘要： When forming a complex metallization system in which vias of different lateral size have to be provided, a split patterning sequence may be applied. For this purpose, a lithography process may be specifically designed for the critical via openings and a subsequent second patterning process may be applied for forming the vias of increased lateral dimensions, while the critical vias are masked. In this manner, superior process conditions may be established for each of the patterning sequences.

    摘要翻译： 当形成其中必须提供不同横向尺寸的通孔的复杂金属化系统时，可以应用分割图案化顺序。 为此目的，光刻工艺可以被专门设计用于临界通孔，并且随后的第二图案化工艺可用于形成增加的横向尺寸的通孔，而临界通孔被掩蔽。 以这种方式，可以为每个图案化序列建立优良的工艺条件。

    SUPERIOR FILL CONDITIONS IN A REPLACEMENT GATE APPROACH BY USING A TENSILE STRESSED OVERLAYER
    80.
    发明申请
    SUPERIOR FILL CONDITIONS IN A REPLACEMENT GATE APPROACH BY USING A TENSILE STRESSED OVERLAYER 有权
    采用拉伸应力覆盖层的替代浇口方法中的超级填充条件

    公开(公告)号：US20110049640A1

    公开(公告)日：2011-03-03

    申请号：US12854264

    申请日：2010-08-11

    申请人： Frank Feustel ,  Kai Frohberg ,  Thomas Werner

    发明人： Frank Feustel ,  Kai Frohberg ,  Thomas Werner

    IPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L21/302

    CPC分类号： H01L21/823807 ,  H01L29/49 ,  H01L29/51 ,  H01L29/66545 ,  H01L29/7843

    摘要： In a replacement gate approach for forming high-k metal gate electrodes in semiconductor devices, a tapered configuration of the gate openings may be accomplished by using a tensile stressed dielectric material provided laterally adjacent to the gate electrode structure. Consequently, superior deposition conditions may be achieved while the tensile stress component may be efficiently used for the strain engineering in one type of transistor. Furthermore, an additional compressively stressed dielectric material may be applied after providing the replacement gate electrode structures.

    摘要翻译： 在用于在半导体器件中形成高k金属栅电极的替代栅极方法中，栅极开口的锥形配置可以通过使用横向邻近栅电极结构设置的拉应力电介质材料来实现。 因此，可以实现优异的沉积条件，同时可以有效地将拉伸应力分量用于一种类型的晶体管中的应变工程。 此外，可以在提供替换栅电极结构之后施加附加的压缩应力介电材料。