公开(公告)号：US20120151235A1

公开(公告)日：2012-06-14

申请号：US13333753

申请日：2011-12-21

申请人： Jawad Nasrullah ,  Kelvin Kwan ,  Jaydeep P. Kulkarni ,  Muhammad M. Khellah

发明人： Jawad Nasrullah ,  Kelvin Kwan ,  Jaydeep P. Kulkarni ,  Muhammad M. Khellah

IPC分类号： G06F1/32

CPC分类号： G06F1/26 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D10/172 ,  Y02D50/20

摘要： Systems and methods for entry and exit latency reduction for low power states are described. In one embodiment, a computer implemented method initiates an energy-efficient low power state (e.g., deep sleep state) to reduce power consumption of a device. The method sets a power supply voltage that provides sufficient power to a dual power supply array for retention of states. Logic is powered down in this low power state.

摘要翻译： 描述了用于低功率状态的进入和退出延迟降低的系统和方法。 在一个实施例中，计算机实现的方法发起节能低功率状态（例如，深度睡眠状态）以减少设备的功耗。 该方法设置电源电压，为双电源阵列提供足够的电力以保持状态。 逻辑在此低功耗状态下掉电。

公开(公告)号：US20090172283A1

公开(公告)日：2009-07-02

申请号：US12006287

申请日：2007-12-31

申请人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

发明人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

IPC分类号： G06F12/08

CPC分类号： G11C5/14 ,  G06F12/0802 ,  G06F2212/1028 ,  G11C11/412 ,  G11C11/413 ,  Y02D10/13

摘要： Methods and apparatus to reduce minimum operating voltage through a hybrid cache design are described. In one embodiment, a cache with different size bit cells may be used, e.g., to reduce minimum operating voltage of an integrated circuit device that includes the cache and possibly other logic (such as a processor). Other embodiments are also described.

摘要翻译： 描述了通过混合高速缓存设计降低最小工作电压的方法和装置。 在一个实施例中，可以使用具有不同大小的位单元的高速缓存，例如以减少包括高速缓存和可能的其它逻辑（例如处理器）的集成电路设备的最小工作电压。 还描述了其它实施例。