公开(公告)号：US20080222332A1

公开(公告)日：2008-09-11

申请号：US12123282

申请日：2008-05-19

申请人： Enoch Y. LEE ,  Li SHA ,  Shuhua XIANG

发明人： Enoch Y. LEE ,  Li SHA ,  Shuhua XIANG

IPC分类号： G06F13/18

CPC分类号： G06T1/20 ,  G06F3/14 ,  G09G5/001 ,  G09G5/363 ,  G09G5/393 ,  G09G5/395 ,  G09G2340/10 ,  G09G2340/125 ,  G09G2360/06 ,  G09G2360/10

摘要： The system includes an arbiter, a combined engine, a frame buffer, and a display processing unit. The arbiter provides three input channels: a first channel for graphics, a second channel for video and a third channel for processor. The arbiter performs prioritization and arbitration between the video and graphics and processor requests sent to the system. The arbiter has three output ports coupled to the combined engine. The combined engine is a hardware engine capable of processing either video data or graphics data. The output of the combined engine is provided to the frame buffer for the storage of pixel data. The output of the frame buffer is coupled to a display processing unit that renders the pixel data for display.

摘要翻译： 该系统包括仲裁器，组合引擎，帧缓冲器和显示处理单元。 仲裁器提供三个输入通道：第一个图形通道，第二个视频通道和第三个处理器通道。 仲裁器在发送到系统的视频和图形以及处理器请求之间执行优先级排序和仲裁。 仲裁器具有耦合到组合引擎的三个输出端口。 组合引擎是能够处理视频数据或图形数据的硬件引擎。 组合引擎的输出被提供给帧缓冲器以用于存储像素数据。 帧缓冲器的输出耦合到显示处理单元，该显示处理单元呈现用于显示的像素数据。

公开(公告)号：US20090268086A1

公开(公告)日：2009-10-29

申请号：US12189721

申请日：2008-08-11

申请人： Yu T. Tian ,  Qifan Huang ,  Li Sha

发明人： Yu T. Tian ,  Qifan Huang ,  Li Sha

IPC分类号： H04N7/01

CPC分类号： G06T3/4084 ,  G06T5/20 ,  G06T2200/28

摘要： Techniques for performing panoramic scaling are disclosed that reduce visible distortion in a panoramic image. Further, techniques for performing combined YC adjustment and color conversion are disclosed that reduce the size and power requirements of video manipulation hardware by reducing the number of logic gates and memory buffers required when YC adjustment and color conversion are implemented as separate operations.

摘要翻译： 公开了用于执行全景缩放的技术，其减少全景图像中的可见失真。 此外，公开了用于执行组合YC调整和颜色转换的技术，通过减少当将YC调整和颜色转换实现为单独操作时所需的逻辑门数和存储缓冲器的数量来减小视频操纵硬件的尺寸和功率要求。

公开(公告)号：US20090003451A1

公开(公告)日：2009-01-01

申请号：US12195344

申请日：2008-08-20

申请人： Teng Chiang Lin ,  Weimin Zeng

发明人： Teng Chiang Lin ,  Weimin Zeng

IPC分类号： H04N7/26

CPC分类号： H04N19/93 ,  H04N19/42 ,  H04N19/52

摘要： A shared pipeline architecture is provided for H.264 motion vector prediction and residual decoding, and intra prediction for CABAC and CALVC entropy in Main Profile and High Profile for standard and high definition applications. All motion vector predictions and residual decoding of I-type, P-type, and B-type pictures are completed through the shared pipeline. The architecture enables better performance and uses less memory than conventional architectures. The architecture can be completely implemented in hardware as a system-on-chip or chip set using, for example, field programmable gate array (FPGA) technology or application specific integrated circuitry (ASIC) or other custom-built logic.

摘要翻译： 提供了用于H.264运动矢量预测和残差解码的共享流水线架构，以及用于标准和高清应用的主轮廓和高轮廓中的CABAC和CALVC熵的帧内预测。 通过共享管道完成I型，P型和B型图像的所有运动矢量预测和残差解码。 该架构能够实现更好的性能，并且比传统架构使用更少的内存。 该架构可以使用例如现场可编程门阵列（FPGA）技术或专用集成电路（ASIC）或其他定制逻辑来作为片上系统或芯片集而在硬件中完全实现。

公开(公告)号：US07432988B2

公开(公告)日：2008-10-07

申请号：US11710772

申请日：2007-02-26

申请人： Shuhua Xiang ,  Hongjun Yuan ,  Li Sha

发明人： Shuhua Xiang ,  Hongjun Yuan ,  Li Sha

IPC分类号： H04N9/64

CPC分类号： H04N19/20 ,  G06T1/60 ,  H04N5/14 ,  H04N19/423

摘要： A video processing system includes input and output address generators. The address generators are capable of generating linear addresses associated with data to be read from and written to a device. The linear address is converted to a random address so that data associated with a macroblock may be read from the device and written to the device.

摘要翻译： 视频处理系统包括输入和输出地址发生器。 地址发生器能够生成与要从设备读取和写入的数据相关联的线性地址。 线性地址被转换为随机地址，使得可以从设备读取与宏块相关联的数据并将其写入设备。

公开(公告)号：US07430238B2

公开(公告)日：2008-09-30

申请号：US11138849

申请日：2005-05-25

申请人： Teng Chiang Lin ,  Weimin Zeng

发明人： Teng Chiang Lin ,  Weimin Zeng

IPC分类号： H04N7/12

CPC分类号： H04N19/93 ,  H04N19/42 ,  H04N19/52

摘要： A shared pipeline architecture is provided for H.264 motion vector prediction and residual decoding, and intra prediction for CABAC and CALVC entropy in Main Profile and High Profile for standard and high definition applications. All motion vector predictions and residual decoding of I-type, P-type, and B-type pictures are completed through the shared pipeline. The architecture enables better performance and uses less memory than conventional architectures. The architecture can be completely implemented in hardware as a system-on-chip or chip set using, for example, field programmable gate array (FPGA) technology or application specific integrated circuitry (ASIC) or other custom-built logic.

摘要翻译： 提供了用于H.264运动矢量预测和残差解码的共享流水线架构，以及用于标准和高清应用的主轮廓和高轮廓中的CABAC和CALVC熵的帧内预测。 通过共享管道完成I型，P型和B型图像的所有运动矢量预测和残差解码。 该架构能够实现更好的性能，并且比传统架构使用更少的内存。 该架构可以使用例如现场可编程门阵列（FPGA）技术或专用集成电路（ASIC）或其他定制逻辑来作为片上系统或芯片集而在硬件中完全实现。

公开(公告)号：US07411628B2

公开(公告)日：2008-08-12

申请号：US11120443

申请日：2005-05-02

申请人： Yu T. Tian ,  Qifan Huang ,  Li Sha

发明人： Yu T. Tian ,  Qifan Huang ,  Li Sha

IPC分类号： H04N1/393 ,  H04N7/01

CPC分类号： H04N11/20 ,  G06T3/4007 ,  G06T3/4038 ,  G09G5/391 ,  G09G2340/0407 ,  H04N7/01 ,  H04N7/0122 ,  H04N7/0125 ,  H04N9/64 ,  H04N9/641 ,  H04N9/67 ,  H04N9/68

摘要： Techniques for performing panoramic scaling are disclosed that reduce visible distortion in a panoramic image. Further, techniques for performing combined YC adjustment and color conversion are disclosed that reduce the size and power requirements of video manipulation hardware by reducing the number of logic gates and memory buffers required when YC adjustment and color conversion are implemented as separate operations.

摘要翻译： 公开了用于执行全景缩放的技术，其减少全景图像中的可见失真。 此外，公开了用于执行组合YC调整和颜色转换的技术，通过减少当将YC调整和颜色转换实现为单独操作时所需的逻辑门数和存储缓冲器的数量来减小视频操纵硬件的尺寸和功率要求。

公开(公告)号：US07380036B2

公开(公告)日：2008-05-27

申请号：US11259558

申请日：2005-10-25

申请人： Enoch Y. Lee ,  Li Sha ,  Shuhua Xiang

发明人： Enoch Y. Lee ,  Li Sha ,  Shuhua Xiang

IPC分类号： G06F13/14 ,  G06T1/20 ,  G06T1/00 ,  G06F13/36

CPC分类号： G06T1/20 ,  G06F3/14 ,  G09G5/001 ,  G09G5/363 ,  G09G5/393 ,  G09G5/395 ,  G09G2340/10 ,  G09G2340/125 ,  G09G2360/06 ,  G09G2360/10

摘要： The system includes an arbiter, a combined engine, a frame buffer, and a display processing unit. The arbiter provides three input channels: a first channel for graphics, a second channel for video and a third channel for processor. The arbiter performs prioritization and arbitration between the video and graphics and processor requests sent to the system. The arbiter has three output ports coupled to the combined engine. The combined engine is a hardware engine capable of processing either video data or graphics data. The output of the combined engine is provided to the frame buffer for the storage of pixel data. The output of the frame buffer is coupled to a display processing unit that renders the pixel data for display.

摘要翻译： 该系统包括仲裁器，组合引擎，帧缓冲器和显示处理单元。 仲裁器提供三个输入通道：第一个图形通道，第二个视频通道和第三个处理器通道。 仲裁器在发送到系统的视频和图形以及处理器请求之间执行优先级排序和仲裁。 仲裁器具有耦合到组合引擎的三个输出端口。 组合引擎是能够处理视频数据或图形数据的硬件引擎。 组合引擎的输出被提供给帧缓冲器以用于存储像素数据。 帧缓冲器的输出耦合到显示处理单元，该显示处理单元呈现用于显示的像素数据。

公开(公告)号：US07219173B2

公开(公告)日：2007-05-15

申请号：US10033857

申请日：2001-11-02

申请人： Li Sha ,  Shuhua Xiang ,  Wang Xu

发明人： Li Sha ,  Shuhua Xiang ,  Wang Xu

IPC分类号： G06F3/00 ,  G06F13/00 ,  H04N5/445

CPC分类号： G06F9/4887 ,  H04N21/426

摘要： A method, apparatus, computer medium, and other embodiments for synchronizing control of one or more devices at predetermined times are described. A host scheduler loads a to-do list of predetermined events and corresponding time-tags into memory and broadcasts scheduled events to the devices to cause activation of the events on intended devices.

摘要翻译： 描述了用于在预定时间同步一个或多个设备的控制的方法，设备，计算机介质和其他实施例。 主机调度器将预定事件和对应的时间标签的待办事项列表加载到存储器中，并将调度的事件广播到设备以引起预期设备上的事件的激活。

公开(公告)号：US20080313357A1

公开(公告)日：2008-12-18

申请号：US12195188

申请日：2008-08-20

申请人： Xu Wang ,  Shuhua Xiang ,  Sha Li

发明人： Xu Wang ,  Shuhua Xiang ,  Sha Li

IPC分类号： G06F3/00

CPC分类号： G06F13/28

摘要： A method, apparatus, computer medium, and other embodiments for selectably enabling a plurality of data transfer modes along one or more channels are described. In one embodiment, data transfer between a first device and a second device is controlled based on selecting a combination of access and operation modes. In another embodiment, a video processing system capable of selectably enabling a plurality of data transfer modes along one or more channels is described.

摘要翻译： 描述了一种方法，装置，计算机介质和用于可选地实现沿着一个或多个信道的多个数据传送模式的其它实施例。 在一个实施例中，基于选择访问和操作模式的组合来控制第一设备和第二设备之间的数据传输。 在另一个实施例中，描述了能够可选地实现沿着一个或多个信道的多个数据传送模式的视频处理系统。

公开(公告)号：US07366238B2

公开(公告)日：2008-04-29

申请号：US10959333

申请日：2004-10-05

申请人： Weimin Zeng ,  Li Sha ,  Ping Zhu

发明人： Weimin Zeng ,  Li Sha ,  Ping Zhu

IPC分类号： H04N7/12 ,  G06K9/40

CPC分类号： H04N5/21 ,  H04N19/117 ,  H04N19/14

摘要： A noise filter for a video processing system includes a block selector, a cost calculator, a cost table, a cost comparator, and a coefficient filter. The block selector is coupled to receive data from the quantization unit and selects blocks for additional filtering. The selected blocks are provided to the cost calculator determines a cost for each of the coefficients in the block using the cost table and the costs are summed. The cost comparator compares the total to a threshold, and filters the coefficients using the coefficient filter if the total is greater a preset threshold. The noise filter to the VLC unit then outputs the filter data.

摘要翻译： 用于视频处理系统的噪声滤波器包括块选择器，成本计算器，成本表，成本比较器和系数滤波器。 块选择器被耦合以从量化单元接收数据并且选择用于额外滤波的块。 所选择的块被提供给成本计算器使用成本表确定块中的每个系数的成本，并且将成本相加。 成本比较器将总和比较为阈值，并且如果总数大于预设阈值，则使用系数滤波器对系数进行滤波。 然后，VLC单元的噪声滤波器输出滤波器数据。