公开(公告)号：US06996702B2

公开(公告)日：2006-02-07

申请号：US10209109

申请日：2002-07-30

申请人： Shuhua Xiang ,  Li Sha ,  Ping Zhu ,  Hongjun Yuan ,  Wei Ni

发明人： Shuhua Xiang ,  Li Sha ,  Ping Zhu ,  Hongjun Yuan ,  Wei Ni

IPC分类号： G06F9/34

CPC分类号： G06F9/3867 ,  G06F7/57 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3885

摘要： A processing system includes an arithmetic logic unit (ALU) sub-system that allows data associated with a prior instruction to be preserved for use with a next instruction or subsequent instruction without having to reload the value using an intermediate register. The ALU sub-system includes a pair of ALUs communicatively cross-coupled with a pair of accumulators. The processing system also includes a data selector coupled to the ALU sub-system for use with memory contention prediction. The data selector includes a constant generator that controls storage of data associated with a previous instruction in a bypass element, and a selector to choose between data from a databus element and data stored in the bypass element.

摘要翻译： 处理系统包括算术逻辑单元（ALU）子系统，其允许与先前指令相关联的数据被保留以用于下一个指令或后续指令，而不必使用中间寄存器重新加载该值。 ALU子系统包括与一对蓄能器通信地交叉耦合的一对ALU。 处理系统还包括耦合到ALU子系统以与存储器争用预测一起使用的数据选择器。 数据选择器包括恒定发生器，其控制与旁路元件中的先前指令相关联的数据的存储，以及选择器，用于在数据总线元件的数据和存储在旁路元件中的数据之间进行选择。

公开(公告)号：US20050228970A1

公开(公告)日：2005-10-13

申请号：US10209109

申请日：2002-07-30

申请人： Shuhua Xiang ,  Li Sha ,  Ping Zhu ,  Hongjun Yuan ,  Wei Ni

发明人： Shuhua Xiang ,  Li Sha ,  Ping Zhu ,  Hongjun Yuan ,  Wei Ni

IPC分类号： G06F7/57 ,  G06F9/38 ,  G06F15/00

CPC分类号： G06F9/3867 ,  G06F7/57 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3885

摘要： A processing system includes an arithmetic logic unit (ALU) sub-system that allows data associated with a prior instruction to be preserved for use with a next instruction or subsequent instruction without having to reload the value using an intermediate register. The ALU sub-system includes a pair of ALUs communicatively cross-coupled with a pair of accumulators. The processing system also includes a data selector coupled to the ALU sub-system for use with memory contention prediction. The data selector includes a constant generator that controls storage of data associated with a previous instruction in a bypass element, and a selector to choose between data from a databus element and data stored in the bypass element.

摘要翻译： 处理系统包括算术逻辑单元（ALU）子系统，其允许与先前指令相关联的数据被保留以用于下一个指令或后续指令，而不必使用中间寄存器重新加载该值。 ALU子系统包括与一对蓄能器通信地交叉耦合的一对ALU。 处理系统还包括耦合到ALU子系统以与存储器争用预测一起使用的数据选择器。 数据选择器包括恒定发生器，其控制与旁路元件中的先前指令相关联的数据的存储，以及选择器，用于在数据总线元件的数据和存储在旁路元件中的数据之间进行选择。

公开(公告)号：US07432988B2

公开(公告)日：2008-10-07

申请号：US11710772

申请日：2007-02-26

申请人： Shuhua Xiang ,  Hongjun Yuan ,  Li Sha

发明人： Shuhua Xiang ,  Hongjun Yuan ,  Li Sha

IPC分类号： H04N9/64

CPC分类号： H04N19/20 ,  G06T1/60 ,  H04N5/14 ,  H04N19/423

摘要： A video processing system includes input and output address generators. The address generators are capable of generating linear addresses associated with data to be read from and written to a device. The linear address is converted to a random address so that data associated with a macroblock may be read from the device and written to the device.

摘要翻译： 视频处理系统包括输入和输出地址发生器。 地址发生器能够生成与要从设备读取和写入的数据相关联的线性地址。 线性地址被转换为随机地址，使得可以从设备读取与宏块相关联的数据并将其写入设备。

公开(公告)号：US20060129729A1

公开(公告)日：2006-06-15

申请号：US11187359

申请日：2005-07-21

申请人： Hongjun Yuan ,  Shuhua Xiang ,  Li-Sha Alpha

发明人： Hongjun Yuan ,  Shuhua Xiang ,  Li-Sha Alpha

IPC分类号： G06F13/14

CPC分类号： G06F13/362

摘要： A novel architecture for implementing video processing features a data bus and a control bus. In an embodiment, data transfers between processing modules can take place over the data bus as mediated by a programmable memory copy controller, or through local connections, freeing up the control bus for instructions provided by a processor. A video decoder may be implemented in a system on chip with instructions provided by an off-chip processor. A semaphore or semaphore array mechanism may be used to mediate traffic between the various modules.

摘要翻译： 用于实现视频处理的新型架构具有数据总线和控制总线。 在一个实施例中，处理模块之间的数据传输可以通过由可编程存储器复制控制器介导的数据总线进行，或者通过本地连接，释放控制总线以获得由处理器提供的指令。 视频解码器可以由片外处理器提供的指令在片上系统中实现。 信号量或信号量阵列机制可用于调解各种模块之间的流量。

公开(公告)号：US07184101B2

公开(公告)日：2007-02-27

申请号：US10205884

申请日：2002-07-25

申请人： Shuhua Xiang ,  Hongjun Yuan ,  Sha Li

发明人： Shuhua Xiang ,  Hongjun Yuan ,  Sha Li

IPC分类号： H04N9/64

CPC分类号： H04N19/20 ,  G06T1/60 ,  H04N5/14 ,  H04N19/423

摘要： A video processing system includes input and output address generators. The address generators are capable of generating linear addresses associated with data to be read from and written to a device. The linear address is converted to a random address so that data associated with a macroblock may be read from the device and written to the device.

摘要翻译： 视频处理系统包括输入和输出地址发生器。 地址发生器能够生成与要从设备读取和写入的数据相关联的线性地址。 线性地址被转换为随机地址，使得可以从设备读取与宏块相关联的数据并将其写入设备。

公开(公告)号：US07359006B1

公开(公告)日：2008-04-15

申请号：US10851814

申请日：2004-05-20

申请人： Shuhua Xiang ,  Hongjun Yuan

发明人： Shuhua Xiang ,  Hongjun Yuan

IPC分类号： H04N9/475

CPC分类号： H04N21/4341 ,  H04N19/467 ,  H04N21/2368 ,  H04N21/23892 ,  H04N21/242 ,  H04N21/4302 ,  H04N21/8106

摘要： A system and method embed an audio signature in a video frame. An audio signature is generated from one bit a buffer input data. Two registers store an audio signature and reference count. According to an embodiment, the audio signature is generated left/right (L/R) interleaved with the left channel data in the most significant bit (MSB).

摘要翻译： 系统和方法将音频签名嵌入到视频帧中。 从缓冲区输入数据的一位产生音频签名。 两个寄存器存储音频签名和引用计数。 根据实施例，在最高有效位（MSB）中与左声道数据交织的左/右（L / R）生成音频签名。

公开(公告)号：US20070153133A1

公开(公告)日：2007-07-05

申请号：US11710772

申请日：2007-02-26

申请人： Shuhua Xiang ,  Hongjun Yuan ,  Sha Li

发明人： Shuhua Xiang ,  Hongjun Yuan ,  Sha Li

IPC分类号： H04N9/64

CPC分类号： H04N19/20 ,  G06T1/60 ,  H04N5/14 ,  H04N19/423

摘要： A video processing system includes input and output address generators. The address generators are capable of generating linear addresses associated with data to be read from and written to a device. The linear address is converted to a random address so that data associated with a macroblock may be read from the device and written to the device.

公开(公告)号：US08477146B2

公开(公告)日：2013-07-02

申请号：US12511238

申请日：2009-07-29

申请人： Shuhua Xiang ,  Li Sha ,  Ching-Han Tsai

发明人： Shuhua Xiang ,  Li Sha ,  Ching-Han Tsai

IPC分类号： G06T9/00 ,  G06F12/02 ,  G06F12/10

CPC分类号： H04N19/423 ,  H04N19/433 ,  H04N19/44 ,  H04N19/61

摘要： Devices, methods, and other embodiments associated with processing rasterized data are described. In one embodiment, an apparatus includes translation logic for converting lines of rasterized pixel data of a compressed image to a plurality of two-dimensional data blocks. The lines of rasterized pixel data are stored in consecutive memory locations. Each data block is stored in a consecutive memory location. The apparatus includes decompression logic for at least partially decompressing the compressed image based, at least in part, on the two-dimensional data blocks.

公开(公告)号：US07085320B2

公开(公告)日：2006-08-01

申请号：US09953053

申请日：2001-09-14

申请人： He Ouyang ,  Li Sha ,  Shuhua Xiang ,  Yaojun Luo ,  Weimin Zeng ,  Jun Ding

发明人： He Ouyang ,  Li Sha ,  Shuhua Xiang ,  Yaojun Luo ,  Weimin Zeng ,  Jun Ding

IPC分类号： H04B7/12

CPC分类号： H04N21/440218 ,  H04N19/12 ,  H04N19/40 ,  H04N19/42 ,  H04N19/61

摘要： A video compression scheme enables the user to select one of many video compression formats, including the widely-used standard video formats such as MPEG-1, MPEG-2, MPEG-4 and H.263. In one embodiment, the scheme is implemented as a hardware-software combination, with the hardware portion, preferably implemented as an ASIC chip, performing the core compression and the software portion dealing with the detailed formatting. In another embodiment, a 32-bit aligned transitional data format is used.

摘要翻译： 视频压缩方案使得用户能够选择许多视频压缩格式之一，包括广泛使用的标准视频格式，如MPEG-1，MPEG-2，MPEG-4和H.263。 在一个实施例中，该方案被实现为硬件 - 软件组合，硬件部分优选地实现为ASIC芯片，执行核心压缩以及处理详细格式化的软件部分。 在另一个实施例中，使用32位对齐的过渡数据格式。

公开(公告)号：US20050207488A1

公开(公告)日：2005-09-22

申请号：US09924140

申请日：2001-08-07

申请人： He Ouyang ,  Li Sha ,  Shuhua Xiang ,  Ping Zhu ,  Yaojun Luo

发明人： He Ouyang ,  Li Sha ,  Shuhua Xiang ,  Ping Zhu ,  Yaojun Luo

IPC分类号： G06F17/14 ,  H04N7/12 ,  H04N7/26 ,  H04N7/50

CPC分类号： G06F17/147 ,  H04N19/423 ,  H04N19/43 ,  H04N19/61

摘要： A method, apparatus, computer medium, and other embodiments for discrete cosine transform and inverse discrete cosine transform (DCT/IDCT) of image signals are described. A DCT/IDCT module includes a plurality of different cores. One embodiment of a core includes two sets of lookup tables to provide multiplication and add operations for the DCT and IDCT functions. Another embodiment of a core include one set of lookup tables, while another embodiment of a core includes no lookup table. The DCT/IDCT module provides forward DCT and IDCT functionality without the use of additional multipliers.

摘要翻译： 描述了用于图像信号的离散余弦变换和逆离散余弦变换（DCT / IDCT）的方法，装置，计算机介质和其他实施例。 DCT / IDCT模块包括多个不同的核。 核心的一个实施例包括两组查找表，用于为DCT和IDCT功能提供乘法和加法运算。 核心的另一实施例包括一组查找表，而核心的另一实施例不包括查找表。 DCT / IDCT模块提供前向DCT和IDCT功能，而不需要使用额外的乘法器。