公开(公告)号：US20120313603A1

公开(公告)日：2012-12-13

申请号：US13490163

申请日：2012-06-06

申请人： Agustin Ochoa

发明人： Agustin Ochoa

IPC分类号： G05F1/10

CPC分类号： G06K19/0709

摘要： A voltage regulator for low power operation of digital circuits includes an output node for providing a regulated output voltage, a diode-connected P-channel transistor in series with a second diode-connected N-channel transistor coupled between the output node and ground, and a bias current having a value for biasing the first and second diode-connected transistors in a sub-threshold mode of operation. The low power voltage regulator further includes a buffer amplifier or emitter or source follower stage to provide a low impedance regulated voltage. The bias current may be generated by a bandgap circuit.

摘要翻译： 用于数字电路的低功率操作的电压调节器包括用于提供稳定输出电压的输出节点，与耦合在输出节点和地之间的第二二极管连接的N沟道晶体管串联的二极管连接的P沟道晶体管，以及 具有用于在亚阈值操作模式中偏置第一和第二二极管连接的晶体管的值的偏置电流。 低功率稳压器还包括缓冲放大器或发射极或源极跟随器级，以提供低阻抗调节电压。 偏置电流可以由带隙电路产生。

公开(公告)号：US20120312881A1

公开(公告)日：2012-12-13

申请号：US13490254

申请日：2012-06-06

申请人： Agustin Ochoa ,  Howard Tang

发明人： Agustin Ochoa ,  Howard Tang

IPC分类号： G06K19/073

CPC分类号： H01L27/0285 ,  G06K19/0715

摘要： A clamp circuit for an RFID tag includes a power supply node, a dynamic clamp coupled between the power supply node and ground, and an active clamp coupled between the power supply and ground, having a shunt combined effect for providing a clamped power supply node VDDR voltage. The dynamic clamp includes a capacitor divider circuit, a resistor coupled to the capacitor divider circuit, and an N-channel transistor coupled to the capacitor divider circuit. The active clamp includes a differential amplifier having a first input coupled to a resistor divider, a second input for receiving a reference voltage, and an output coupled to a P-channel transistor for the clamped VDDR voltage.

摘要翻译： 用于RFID标签的钳位电路包括电源节点，耦合在电源节点和地之间的动态钳位以及耦合在电源和地之间的有源钳位，具有用于提供钳位电源节点VDDR的分流组合效应 电压。 动态钳位电路包括一个电容分压电路，一个耦合到电容分压电路的电阻和一个耦合到电容分压电路的N沟道晶体管。 有源钳位包括差分放大器，其具有耦合到电阻分压器的第一输入端，用于接收参考电压的第二输入端和耦合到用于钳位的VDDR电压的P沟道晶体管的输出。

公开(公告)号：US20120294062A1

公开(公告)日：2012-11-22

申请号：US13467849

申请日：2012-05-09

申请人： Franck Fillere

发明人： Franck Fillere

IPC分类号： G11C11/22 ,  G11C11/00

CPC分类号： C12Q1/6883 ,  G06F9/30 ,  G06F9/30134 ,  G11C11/22

摘要： A stack processor using a ferroelectric random access memory (F-RAM) for code space and a portion of the stack memory space. By storing some of the associated stacks in complementary metal oxide semiconductor (CMOS) or other volatile memory, read/write operations to only F-RAM would be obviated. As compared to an all F-RAM stack implementation, a faster, less power consuming and faster program execution time is provided. Firmware code can also be provided that will tend to concentrate the more intensive calculations to that part of the stack that is in volatile memory and minimize POP/PUSH operations to the F-RAM portion of the stack. Moreover, since only the top of the stack is maintained in volatile memory, most of it remains in F-RAM which means the application can still benefit from the high F-RAM endurance and shorter power-down times.

摘要翻译： 使用铁电随机存取存储器（F-RAM）的堆栈处理器用于代码空间和堆栈存储器空间的一部分。 通过将一些相关联的堆存储在互补金属氧化物半导体（CMOS）或其它易失性存储器中，可以避免仅对F-RAM的读/写操作。 与所有F-RAM堆栈实现相比，提供了更快，更少的功耗和更快的程序执行时间。 还可以提供固件代码，这些代码将倾向于将更加密集的计算集中在易失性存储器中的堆栈的那部分，并将POP / PUSH操作最小化到堆栈的F-RAM部分。 此外，由于只有堆栈的顶部保持在易失性存储器中，因此大多数存储在F-RAM中，这意味着应用程序仍然可以从高F-RAM耐久性和更短的掉电时间中受益。

公开(公告)号：US20120204040A1

公开(公告)日：2012-08-09

申请号：US13355145

申请日：2012-01-20

申请人： Kurt S. Schwartz ,  Qidao Li ,  Michael Borza

发明人： Kurt S. Schwartz ,  Qidao Li ,  Michael Borza

IPC分类号： G06F21/04 ,  G06F12/14

CPC分类号： G06F21/445 ,  G06F21/78

摘要： An F-RAM authenticating memory device and method providing secure mutual authentication between a Host system and a memory in order to gain read/write access to the F-RAM user memory contents. The device and technique of the present invention uses an Advanced Encryption Standard AES128 encryption module in conjunction with a true hardware random number generator and basic exclusive OR (XOR) functions in order to achieve a secure algorithm with a relatively small amount of processing. Due to inherently faster write times than that of conventional floating gate non-volatile memory technologies, the use of F-RAM significantly reduces the time available to interfere with a critical security parameter (CSP) update. Moreover, unlike floating gate technologies, F-RAM's read vs. write current signature is balanced making it less prone to side channel attacks while also providing relatively faster erase times.

摘要翻译： 一种F-RAM验证存储器件和方法，在主机系统和存储器之间提供安全的相互认证，以便获得对F-RAM用户存储器内容的读/写访问。 本发明的装置和技术使用高级加密标准AES128加密模块结合真正的硬件随机数发生器和基本异或（XOR）功能，以便实现具有相对少量处理的安全算法。 由于本来比传统的浮动非易失性存储器技术更快的写入时间，使用F-RAM显着地减少了干扰重要安全参数（CSP）更新的可用时间。 此外，与浮动栅极技术不同，F-RAM的读取与写入当前签名是平衡的，使得它更不容易受到侧面通道攻击，同时还提供相对更快的擦除时间。

公开(公告)号：US20120007723A1

公开(公告)日：2012-01-12

申请号：US12833861

申请日：2010-07-09

申请人： Mark R. Whitaker ,  Leslie Joseph Marentette

发明人： Mark R. Whitaker ,  Leslie Joseph Marentette

IPC分类号： H04Q5/22

CPC分类号： G06K19/0709

摘要： A memory circuit includes a memory, a memory access control circuit coupled to the memory, an RFID interface coupled to the memory access control circuit, a secondary interface coupled to the memory access control circuit, and an interrupt manager coupled to the memory access control circuit, the RFID interface, and the secondary interface.

摘要翻译： 存储器电路包括存储器，耦合到存储器的存储器访问控制电路，耦合到存储器访问控制电路的RFID接口，耦合到存储器访问控制电路的次级接口以及耦合到存储器访问控制电路的中断管理器 ，RFID接口和辅助接口。

公开(公告)号：US20120007720A1

公开(公告)日：2012-01-12

申请号：US12833817

申请日：2010-07-09

申请人： Mark R. Whitaker

发明人： Mark R. Whitaker

IPC分类号： H04Q5/22 ,  G11C19/00

CPC分类号： G06F13/4068

摘要： A serial interface includes a select node, a clock node, a first bidirectional data port, a second bidirectional data port, and shift register circuitry coupled to both data ports such that a leading edge and a falling edge of a clock signal associated with the clock node are used to shift or transfer data.

摘要翻译： 串行接口包括选择节点，时钟节点，第一双向数据端口，第二双向数据端口和耦合到两个数据端口的移位寄存器电路，使得与时钟相关联的时钟信号的前沿和下降沿 节点用于移动或传输数据。

公开(公告)号：US6150184A

公开(公告)日：2000-11-21

申请号：US505106

申请日：2000-02-15

申请人： Thomas A. Evans ,  George Argos, Jr.

发明人： Thomas A. Evans ,  George Argos, Jr.

IPC分类号： H01L21/02 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/115 ,  H01L29/78 ,  H01L29/92 ,  H01L21/00

CPC分类号： H01L27/11502 ,  H01L21/28273 ,  H01L27/11507 ,  H01L28/55 ,  H01L29/66825 ,  H01L29/78391

摘要： A ferroelectric capacitor includes a bottom electrode, a top electrode, an a ferroelectric layer located between the top and bottom electrodes that extends to completely encapsulate the top electrode, except for a contact hole to allow metalization of the top electrode. The total encapsulation of the top electrode reduces the sensitivity of the ferroelectric capacitor to hydrogen and thus improves electrical switching performance. The encapsulation technique can also be used to improve the performance of ferroelectric transistors and other devices.

摘要翻译： 铁电电容器包括底部电极，顶部电极，位于顶部和底部电极之间的铁电层，其延伸以完全封装顶部电极，除了接触孔以允许顶部电极的金属化。 顶部电极的总封装降低了铁电电容器对氢的灵敏度，从而提高了电开关性能。 封装技术也可用于提高铁电晶体管和其他器件的性能。

公开(公告)号：US6097231A

公开(公告)日：2000-08-01

申请号：US87726

申请日：1998-05-29

申请人： Gary P. Moscaluk

发明人： Gary P. Moscaluk

IPC分类号： H03K5/00 ,  H03K5/13 ,  H03H11/26

CPC分类号： H03K5/13 ,  H03K2005/00078 ,  H03K2005/00195

摘要： An RC equivalent delay circuit includes an input node, an output node, a feedback node, and an intermediate node; a first inverter having an input coupled to the input node and an output coupled to the intermediate node; a second inverter having an input coupled to the intermediate node and an output coupled to the feedback node; a third inverter having an input coupled to the feedback node and an output coupled to the output node; and one or two switches having a first input coupled to the input node, a second input coupled to the feedback node, and an output coupled to the intermediate node.

摘要翻译： RC等效延迟电路包括输入节点，输出节点，反馈节点和中间节点; 第一反相器，具有耦合到所述输入节点的输入端和耦合到所述中间节点的输出; 第二反相器，其具有耦合到所述中间节点的输入和耦合到所述反馈节点的输出; 第三反相器，其具有耦合到所述反馈节点的输入端和耦合到所述输出节点的输出; 以及一个或两个开关，其具有耦合到所述输入节点的第一输入，耦合到所述反馈节点的第二输入和耦合到所述中间节点的输出。

公开(公告)号：US5969980A

公开(公告)日：1999-10-19

申请号：US970519

申请日：1997-11-14

申请人： Judith E. Allen ,  Dennis R. Wilson ,  Lark E. Lehman

发明人： Judith E. Allen ,  Dennis R. Wilson ,  Lark E. Lehman

IPC分类号： G11C11/22

CPC分类号： G11C11/22

摘要： A sense amplifier cell layout for use in a 1T/1C ferroelectric memory array includes a first sense amplifier having two input/output nodes for receiving a first bit line signal and a first inverted bit line signal and a second sense amplifier having two input/output nodes for receiving a second bit line signal and a second inverted bit line signal, wherein the combined width of the first and second sense amplifiers is substantially the same as the width of two columns of 1T/1C memory cells used in the array.

摘要翻译： 用于1T / 1C铁电存储器阵列的感测放大器单元布局包括具有用于接收第一位线信号和第一反相位线信号的两个输入/输出节点的第一读出放大器和具有两个输入/输出的第二读出放大器 用于接收第二位线信号和第二反向位线信号的节点，其中第一和第二读出放大器的组合宽度与阵列中使用的1T / 1C存储单元的两列的宽度基本相同。

公开(公告)号：US5901088A

公开(公告)日：1999-05-04

申请号：US22106

申请日：1998-02-11

申请人： William F. Kraus

发明人： William F. Kraus

IPC分类号： G11C7/06 ,  G11C16/06

CPC分类号： G11C7/065

摘要： A cross-coupled sense amplifier includes a voltage-compensating balancing resistor serially connected between the drain of one of the P-channel transistors in the sense amplifier and the corresponding sensing/bit line node. The value of the balancing resistor is optimized so that the voltage imbalance between the P-channel transistor is minimized and sense amplifier sensitivity is maximized. A balancing resistor can also be placed in the N-channel transistors in the sense amplifier if desired. The balancing resistor in a typical application is about 100 to 200 ohms and fabricated from polysilicon.

摘要翻译： 交叉耦合读出放大器包括串联连接在读出放大器中的一个P沟道晶体管的漏极和对应的感测/位线节点之间的电压补偿平衡电阻器。 平衡电阻的值被优化，使得P沟道晶体管之间的电压不平衡最小化，并且感测放大器的灵敏度最大化。 如果需要，还可以将平衡电阻放置在读出放大器中的N沟道晶体管中。 典型应用中的平衡电阻约为100至200欧姆，由多晶硅制成。