公开(公告)号：US09252050B2

公开(公告)日：2016-02-02

申请号：US13609292

申请日：2012-09-11

申请人： Lindsey H. Hall ,  Michael Hatzistergos ,  Ahmet S. Ozcan ,  Filippos Papadatos ,  Yiyi Wang

发明人： Lindsey H. Hall ,  Michael Hatzistergos ,  Ahmet S. Ozcan ,  Filippos Papadatos ,  Yiyi Wang

IPC分类号： H01L21/768 ,  H01L21/321 ,  H01L21/3213

CPC分类号： H01L21/76877 ,  H01L21/32115 ,  H01L21/32135 ,  H01L21/76831 ,  H01L21/7684 ,  H01L21/76871 ,  H01L21/76892

摘要： A method of forming a semiconductor device is disclosed. The method including providing a substrate with at least one insulating layer disposed thereon, the at least one insulating layer including a trench; forming at least one liner layer on the at least one insulating layer; forming a nucleation layer on the at least one liner layer; forming a first metal film on a surface of the nucleation layer; etching the first metal film; and depositing a second metal film on the etched surface of the first metal film, the second metal film substantially forming an overburden above the trench.

摘要翻译： 公开了一种形成半导体器件的方法。 所述方法包括提供其上设置有至少一个绝缘层的衬底，所述至少一个绝缘层包括沟槽; 在所述至少一个绝缘层上形成至少一个衬垫层; 在所述至少一个衬垫层上形成成核层; 在成核层的表面上形成第一金属膜; 蚀刻第一金属膜; 以及在所述第一金属膜的蚀刻表面上沉积第二金属膜，所述第二金属膜基本上形成在所述沟槽上方的覆盖层。

公开(公告)号：US20140073130A1

公开(公告)日：2014-03-13

申请号：US13613579

申请日：2012-09-13

申请人： David F. Hilscher ,  Christian Lavoie ,  Ahmet S. Ozcan

发明人： David F. Hilscher ,  Christian Lavoie ,  Ahmet S. Ozcan

IPC分类号： H01L21/3205

CPC分类号： H01L21/28518 ,  H01L21/28052 ,  H01L29/665 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of performing a silicide contact process comprises a forming a nickel-platinum alloy (NiPt) layer over a semiconductor device structure; performing a first rapid thermal anneal (RTA) so as to react portions of the NiPt layer in contact with semiconductor regions of the semiconductor device structure, thereby forming metal rich silicide regions; performing a first wet etch to remove at least a nickel constituent of unreacted portions of the NiPt layer; performing a second wet etch using a dilute Aqua Regia treatment comprising nitric acid (HNO3), hydrochloric acid (HCl) and water (H2O) to remove any residual platinum material from the unreacted portions of the NiPt layer; and following the dilute Aqua Regia treatment, performing a second RTA to form final silicide contact regions from the metal rich silicide regions.

摘要翻译： 执行硅化物接触工艺的方法包括在半导体器件结构上形成镍 - 铂合金（NiPt）层; 执行第一快速热退火（RTA），以使NiPt层的与半导体器件结构的半导体区域接触的部分反应，由此形成富金属硅化物区域; 执行第一湿蚀刻以去除至少NiPt层的未反应部分的镍组分; 使用包含硝酸（HNO 3），盐酸（HCl）和水（H 2 O）的稀释Aqua Regia处理进行第二次湿蚀刻以从NiPt层的未反应部分去除任何残余的铂材料; 并且在稀释的Aqua Regia处理之后，执行第二个RTA从富金属硅化物区形成最终的硅化物接触区。

公开(公告)号：US08652963B2

公开(公告)日：2014-02-18

申请号：US13237732

申请日：2011-09-20

申请人： Bin Yang ,  Christian Lavoie ,  Emre Alptekin ,  Ahmet S. Ozcan ,  Cung D. Tran ,  Mark Raymond

发明人： Bin Yang ,  Christian Lavoie ,  Emre Alptekin ,  Ahmet S. Ozcan ,  Cung D. Tran ,  Mark Raymond

IPC分类号： H01L21/44

CPC分类号： H01L29/665 ,  H01L21/28518 ,  H01L29/6659 ,  H01L29/7833

摘要： An MOSFET device having a Silicide layer of uniform thickness, and methods for its fabrication, are provided. One such method involves depositing a metal layer over wide and narrow contact trenches on the surface of a silicon semiconductor substrate. Upon formation of a uniformly thin amorphous intermixed alloy layer at the metal/silicon interface, the excess (unreacted) metal is removed. The device is annealed to facilitate the formation of a thin silicide layer on the substrate surface which exhibits uniform thickness at the bottoms of both wide and narrow contact trenches.

摘要翻译： 提供具有均匀厚度的硅化物层的MOSFET器件及其制造方法。 一种这样的方法包括在硅半导体衬底的表面上的宽且窄的接触沟槽上沉积金属层。 在金属/硅界面处形成均匀薄的无定形混合合金层时，除去过量的（未反应的）金属。 该器件被退火以促进在衬底表面上形成薄的硅化物层，其在宽和窄接触沟槽的底部显示均匀的厚度。

公开(公告)号：US08603915B2

公开(公告)日：2013-12-10

申请号：US13305122

申请日：2011-11-28

申请人： Emre Alptekin ,  Ahmet S. Ozcan ,  Viraj Y. Sardesai ,  Cung D. Tran

发明人： Emre Alptekin ,  Ahmet S. Ozcan ,  Viraj Y. Sardesai ,  Cung D. Tran

IPC分类号： H01L21/44

CPC分类号： H01L21/28518 ,  H01L21/76814 ,  H01L21/76816 ,  H01L21/76897

摘要： A multi-stage silicidation process is described wherein a dielectric etch to expose contact regions is timed to be optimal for a highest of the contact regions. After exposing the highest of the contact regions, a silicide is formed on the exposed contact region and the dielectric is re-etched, selective to the formed silicide, to expose another contact region, lower than the highest of the contact regions, without recessing the highest of the contact regions. The process then forms a silicide on the lower contact region. The process may continue to varying depths. Each subsequent etch is performed without the use of additional masking steps. By manipulating diffusive properties of existing silicides and deposited metals, the silicides formed on contact regions with differing depths/height may comprise different compositions and be optimized for different polarity devices such as nFET and pFET devices.

摘要翻译： 描述了一种多级硅化工艺，其中用于暴露接触区域的电介质蚀刻被定时以对于最高的接触区域是最佳的。 在暴露最高的接触区域之后，在暴露的接触区域上形成硅化物，并且对所形成的硅化物进行选择性地再次蚀刻电介质以暴露低于最高接触区域的另一个接触区域，而不会使 最高的接触区域。 然后，该过程在下接触区域上形成硅化物。 该过程可能继续变化深度。 在不使用附加掩蔽步骤的情况下执行每个后续蚀刻。 通过操纵现有硅化物和沉积金属的扩散性能，形成在具有不同深度/高度的接触区域上的硅化物可以包含不同的组成，并针对不同的极性器件如nFET和pFET器件进行优化。

公开(公告)号：US08456011B2

公开(公告)日：2013-06-04

申请号：US13006664

申请日：2011-01-14

申请人： Christian Lavoie ,  Ahmet S. Ozcan ,  Zhen Zhang ,  Bin Yang

发明人： Christian Lavoie ,  Ahmet S. Ozcan ,  Zhen Zhang ,  Bin Yang

IPC分类号： H01L23/532

CPC分类号： H01L21/768 ,  H01L21/28518 ,  H01L23/485 ,  H01L29/456 ,  H01L29/66545 ,  H01L29/66575 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of forming a metal semiconductor alloy that includes forming an intermixed metal semiconductor region to a first depth of a semiconductor substrate without thermal diffusion. The intermixed metal semiconductor region is annealed to form a textured metal semiconductor alloy. A second metal layer is formed on the textured metal semiconductor alloy. The second metal layer on the textured metal semiconductor alloy is then annealed to form a metal semiconductor alloy contact, in which metal elements from the second metal layer are diffused through the textured metal semiconductor alloy to provide a templated metal semiconductor alloy. The templated metal semiconductor alloy includes a grain size that is greater than 2× for the metal semiconductor alloy, which has a thickness ranging from 15 nm to 50 nm.

公开(公告)号：US20130137260A1

公开(公告)日：2013-05-30

申请号：US13305122

申请日：2011-11-28

申请人： Emre Alptekin ,  Ahmet S. Ozcan ,  Viraj Y. Sardesai ,  Cung D. Tran

发明人： Emre Alptekin ,  Ahmet S. Ozcan ,  Viraj Y. Sardesai ,  Cung D. Tran

IPC分类号： H01L21/3205

CPC分类号： H01L21/28518 ,  H01L21/76814 ,  H01L21/76816 ,  H01L21/76897

摘要： A multi-stage silicidation process is described wherein a dielectric etch to expose contact regions is timed to be optimal for a highest of the contact regions. After exposing the highest of the contact regions, a silicide is formed on the exposed contact region and the dielectric is re-etched, selective to the formed silicide, to expose another contact region, lower than the highest of the contact regions, without recessing the highest of the contact regions. The process then forms a silicide on the lower contact region. The process may continue to varying depths. Each subsequent etch is performed without the use of additional masking steps. By manipulating diffusive properties of existing silicides and deposited metals, the silicides formed on contact regions with differing depths/height may comprise different compositions and be optimized for different polarity devices such as nFET and pFET devices.

摘要翻译： 描述了一种多级硅化工艺，其中用于暴露接触区域的电介质蚀刻被定时以对于最高的接触区域是最佳的。 在暴露最高的接触区域之后，在暴露的接触区域上形成硅化物，并且对所形成的硅化物进行选择性地再次蚀刻电介质以暴露低于最高接触区域的另一个接触区域，而不会使 最高的接触区域。 然后，该过程在下接触区域上形成硅化物。 该过程可能继续变化深度。 在不使用附加掩蔽步骤的情况下执行每个后续蚀刻。 通过操纵现有硅化物和沉积金属的扩散性能，形成在具有不同深度/高度的接触区域上的硅化物可以包含不同的组成，并针对不同的极性器件如nFET和pFET器件进行优化。

公开(公告)号：US08278200B2

公开(公告)日：2012-10-02

申请号：US13012043

申请日：2011-01-24

申请人： Christian Lavoie ,  Tak H. Ning ,  Ahmet S. Ozcan ,  Bin Yang ,  Zhen Zhang

发明人： Christian Lavoie ,  Tak H. Ning ,  Ahmet S. Ozcan ,  Bin Yang ,  Zhen Zhang

IPC分类号： H01L21/20

CPC分类号： H01L21/28518

摘要： In one exemplary embodiment, a program storage device readable by a machine, tangibly embodying a program of instructions executable by the machine for performing operations, said operations including: depositing a first layer having a first metal on a surface of a semiconductor structure, where depositing the first layer creates a first intermix region at an interface of the first layer and the semiconductor structure; removing a portion of the deposited first layer to expose the first intermix region; depositing a second layer having a second metal on the first intermix region, where depositing the second layer creates a second intermix region at an interface of the second layer and the first intermix region; removing a portion of the deposited second layer to expose the second intermix region; and performing at least one anneal on the semiconductor structure.

摘要翻译： 在一个示例性实施例中，一种可由机器读取的程序存储设备，其有形地体现了可由机器执行的用于执行操作的指令程序，所述操作包括：在半导体结构的表面上沉积具有第一金属的第一层， 第一层在第一层和半导体结构的界面处形成第一混合区; 去除沉积的第一层的一部分以暴露第一混合区; 在所述第一混合区域上沉积具有第二金属的第二层，其中沉积所述第二层在所述第二层和所述第一混合区的界面处产生第二混合区; 去除沉积的第二层的一部分以暴露第二混合区; 以及在所述半导体结构上执行至少一个退火。

公开(公告)号：US08013419B2

公开(公告)日：2011-09-06

申请号：US12136246

申请日：2008-06-10

申请人： Deok-Kee Kim ,  Ahmet S Ozcan ,  Haining S Yang

发明人： Deok-Kee Kim ,  Ahmet S Ozcan ,  Haining S Yang

IPC分类号： H01L23/52

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： An e-fuse structure and method has anode, a fuse link, and a cathode. The first end of the fuse link is connected to the anode and the second end of the fuse link opposite the first end is connected to the cathode. This structure also includes a first silicide layer on the anode and the fuse link and a second silicide layer, different than the first silicide layer, on the cathode. The difference between the first silicide layer and the second silicide layer causes an enhanced flux divergence region at the second end of the fuse link.

摘要翻译： 电熔丝结构和方法具有阳极，熔丝链和阴极。 熔丝链的第一端连接到阳极，并且与第一端相对的熔丝连接的第二端连接到阴极。 该结构还包括阴极上的阳极和熔丝链上的第一硅化物层和不同于第一硅化物层的第二硅化物层。 第一硅化物层和第二硅化物层之间的差异在熔丝链的第二端引起增强的磁通发散区域。

公开(公告)号：US20110062525A1

公开(公告)日：2011-03-17

申请号：US12560585

申请日：2009-09-16

申请人： Christian Lavoie ,  Viorel C. Ontalus ,  Ahmet S. Ozcan

发明人： Christian Lavoie ,  Viorel C. Ontalus ,  Ahmet S. Ozcan

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/28 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/7848

摘要： A method forms an integrated circuit structure. The method patterns a protective layer over a first-type field effect transistor and removes a stress liner from above a second-type field effect transistors. Then, the method removes a first-type silicide layer from source and drain regions of the second-type field effect transistor, but leaves at least a portion of the first-type silicide layer on the gate conductor of the second-type field effect transistor. The method forms a second-type silicide layer on the gate conductor and the source and drain regions of the second-type field effect transistor. The second-type silicide layer that is formed is different than the first-type silicide layer. For example, the first-type silicide layer and the second-type silicide layer can comprise different materials, different thicknesses, different crystal orientations, and/or different chemical phases, etc.

摘要翻译： 一种方法形成集成电路结构。 该方法在第一类场效应晶体管上形成保护层，并从第二种场效应晶体管上方去除应力衬垫。 然后，该方法从第二类型场效应晶体管的源极区和漏极区去除第一类型的硅化物层，但是将第一类型硅化物层的至少一部分留在第二类型场效应晶体管的栅极导体上 。 该方法在栅极导体和第二类场效应晶体管的源极和漏极区域上形成第二类型的硅化物层。 所形成的第二类硅化物层与第一型硅化物层不同。 例如，第一型硅化物层和第二类型硅化物层可以包括不同的材料，不同的厚度，不同的晶体取向和/或不同的化学相等。

公开(公告)号：US20090302417A1

公开(公告)日：2009-12-10

申请号：US12136246

申请日：2008-06-10

申请人： Deok-kee Kim ,  Ahmet S. Ozcan ,  Haining S. Yang

发明人： Deok-kee Kim ,  Ahmet S. Ozcan ,  Haining S. Yang

IPC分类号： H01L23/525 ,  H01L21/44

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： An e-fuse structure and method has anode, a fuse link, and a cathode. The first end of the fuse link is connected to the anode and the second end of the fuse link opposite the first end is connected to the cathode. This structure also includes a first silicide layer on the anode and the fuse link and a second silicide layer, different than the first silicide layer, on the cathode. The difference between the first silicide layer and the second silicide layer causes an enhanced flux divergence region at the second end of the fuse link.

摘要翻译： 电熔丝结构和方法具有阳极，熔丝链和阴极。 熔丝链的第一端连接到阳极，并且与第一端相对的熔丝连接的第二端连接到阴极。 该结构还包括阴极上的阳极和熔丝链上的第一硅化物层和不同于第一硅化物层的第二硅化物层。 第一硅化物层和第二硅化物层之间的差异在熔丝链的第二端引起增强的磁通发散区域。