公开(公告)号：US5045724A

公开(公告)日：1991-09-03

申请号：US423085

申请日：1989-10-18

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Bob D. Strong

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Bob D. Strong

IPC分类号： H03K17/08 ,  H03K19/003 ,  H03K19/013 ,  H03K19/088

CPC分类号： H03K19/00307 ,  H03K19/0136

摘要： A TTL gate (22) includes a current generating circuit (24) comprising an NPN transistor (30) having its base coupled to a diode (24) and its emitter coupled to one of the gate's output transistors (14). Transistor (30) enables diode (24) to deliver a high current of short duration to the output OUT responsive to a low-to-high output transition. The current provides low-to-high output transition while protecting output transistor (14) from damaging currents caused by a short circuit at output OUT.

摘要翻译： TTL门（22）包括电流产生电路（24），其包括其基极耦合到二极管（24）的NPN晶体管（30），并且其发射极耦合到栅极的输出晶体管（14）之一。 晶体管（30）使得二极管（24）能够响应于低到高的输出转变而向输出端OUT输送高电流的短时间。 该电流提供低到高的输出转换，同时保护输出晶体管（14）免于在输出OUT处由短路引起的损坏电流。

公开(公告)号：US4852083A

公开(公告)日：1989-07-25

申请号：US65231

申请日：1987-06-22

申请人： Jeffrey A. Niehaus ,  Robert G. Fleck ,  Stephen Li ,  Bob D. Strong

发明人： Jeffrey A. Niehaus ,  Robert G. Fleck ,  Stephen Li ,  Bob D. Strong

IPC分类号： G06F13/36 ,  H03K17/00 ,  H04L12/52

CPC分类号： H04L12/52

摘要： A digital crossbar switch for switching data from an input/output data bus to an internal data bus and to the same or another input/output data bus which includes a plurality of multiplexer logic units, an m-bit internal data bus coupled to each of said multiplexer logic units where m is an integer, and a plurality of n-bit input/output data buses one connected to each of the multiplexer logic units were n is an integer. The switch further includes an m/n to 1 multiplexer, where m/n is an integer, in each multiplexer logic unit. The m/n to 1 multiplexer has an input control to the internal data bus and an output coupled to a corresponding one of the input/output data buses and is operative in response to a configuration control signal to switch a selected n-bits of data from the internal data bus to the corresponding input/output data bus. A memory storage for storing configuration control signals is coupled to the m/n to 1 multiplexer.

摘要翻译： 一种用于将数据从输入/输出数据总线切换到内部数据总线以及相同或另一输入/输出数据总线的数字交叉开关，该数据总线包括多个多路复用器逻辑单元，m位内部数据总线耦合到 所述复用器逻辑单元，其中m是整数，并且连接到每个多路复用器逻辑单元的多个n位输入/输出数据总线是n是整数。 在每个多路复用器逻辑单元中，开关进一步包括m / n至1复用器，其中m / n是整数。 m / n至1多路复用器具有对内部数据总线的输入控制和耦合到相应的一个输入/输出数据总线的输出，并且响应于配置控制信号操作以切换所选择的n位数据 从内部数据总线到相应的输入/输出数据总线。 用于存储配置控制信号的存储器存储器耦合到m / n到1多路复用器。

公开(公告)号：US4851715A

公开(公告)日：1989-07-25

申请号：US287682

申请日：1988-12-20

申请人： Bob D. Strong

发明人： Bob D. Strong

IPC分类号： H03K19/084

CPC分类号： H03K19/0846

摘要： A high speed interstage STL buffer (27) is disclosed having a low threshold and high driving capability. A first Schottky-clamped grounded emitter transistor (28) receives input signals through a Schottky steering diode (38) and inverts the input signal. The input signal is applied in parallel through a Schottky steering diode (20) to a second Schottky-clamped grounded emitter transistor (12). The collector (22) of the second transistor (12) provides an output of the buffer (27) for driving load current in one direction with respect to the buffer output. A third transistor (40) connected as an emitter follower has the emitter (42) thereof connected to the buffer output for driving load currents in the other direction. The base (46) of the emitter follower transistor (40) is coupled by a Schottky steering diode (50) to the collector (32) of the first transistor (28). The steering diodes (20, 38, 50) have a forward threshold voltage less than that of the Schottky-barrier diodes used to clamp the base-collector junctions of the first and second transistors (28, 12).

摘要翻译： 公开了具有低阈值和高驱动能力的高速级间STL缓冲器（27）。 第一肖特基钳位的接地发射极晶体管（28）通过肖特基转向二极管（38）接收输入信号并使输入信号反相。 输入信号通过肖特基转向二极管（20）并联施加到第二肖特基钳位的接地发射极晶体管（12）。 第二晶体管（12）的集电极（22）提供缓冲器（27）的输出，用于驱动负载电流相对于缓冲器输出的一个方向。 作为射极跟随器连接的第三晶体管（40）的发射极（42）连接到缓冲器输出端，用于驱动另一方向的负载电流。 射极跟随器晶体管（40）的基极（46）由肖特基转向二极管（50）耦合到第一晶体管（28）的集电极（32）。 转向二极管（20,38,50）具有小于用于钳位第一和第二晶体管（28,12）的基极 - 集电极结的肖特基势垒二极管的正向阈值电压。

公开(公告)号：US6141240A

公开(公告)日：2000-10-31

申请号：US395803

申请日：1999-09-14

申请人： Sudhir K. Madan ,  Bob D. Strong

发明人： Sudhir K. Madan ,  Bob D. Strong

IPC分类号： G11C11/417 ,  G11C11/418 ,  G11C11/419 ,  G11C7/00

CPC分类号： G11C11/418 ,  G11C11/417 ,  G11C11/419

摘要： A static random access memory array (200) with power supplies and an array biasing scheme is disclosed. A power supply (202) has an output voltage that is applied to the bitlines (40). The output voltage pre-charges the bitlines (40) to read from the memory cells (10). An array power supply (204) has an array voltage that is applied to the memory cells. The array voltage is higher than the output voltage. The array power supply (204) is drived by boosting the output voltage of the power supply (202).

摘要翻译： 公开了具有电源和阵列偏置方案的静态随机存取存储器阵列（200）。 电源（202）具有施加到位线（40）的输出电压。 输出电压对位线（40）预充电以从存储器单元（10）读取。 阵列电源（204）具有施加到存储器单元的阵列电压。 阵列电压高于输出电压。 通过升高电源（202）的输出电压来驱动阵列电源（204）。