公开(公告)号：US5339028A

公开(公告)日：1994-08-16

申请号：US007439

申请日：1993-01-22

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus

IPC分类号： G01R31/28

CPC分类号： G01R31/2882

摘要： A test circuit (10) is connected to a package pin of an integrated circuit via the first node (16). By setting the voltage on the package pin to a sufficient voltage, the test circuit becomes operable to measure DC characteristics of devices in the test circuit. The DC characteristics of the test circuit devices, such as resistors (26 and 34), diodes (44) and transistors (30 and 32) are used to estimate the AC characteristics of the actual integrated circuit. The AC characteristic estimations may be used to screen parts into various speed classes.

摘要翻译： 测试电路（10）经由第一节点（16）连接到集成电路的封装引脚。 通过将封装引脚上的电压设置为足够的电压，测试电路可用于测量测试电路中器件的直流特性。 使用诸如电阻器（26和34），二极管（44）和晶体管（30和32）的测试电路器件的DC特性来估计实际集成电路的AC特性。 AC特性估计可用于将部件屏蔽到各种速度等级中。

公开(公告)号：US5165039A

公开(公告)日：1992-11-17

申请号：US845725

申请日：1986-03-28

申请人： Jeffrey A. Niehaus ,  Jesse O. Englade

发明人： Jeffrey A. Niehaus ,  Jesse O. Englade

IPC分类号： G11C7/00 ,  G11C8/16

CPC分类号： G11C8/16 ,  G11C7/00

摘要： A register file for a bit slice ALU includes a static RAM array (86) which is addressable by two input read addresses. The addresses decoded by decoders (104) and (106) for input to the array (86). The array (86) simultaneously outputs two data words in response to two read addresses to sense amps (94) and (98). Data can be written into the memory by storing it in a data latch (100) and addressing it with a separate write address. The separate write address is latched in a write address (108) which is enabled on the rising clock edge by control circuit (114).

摘要翻译： 用于位片ALU的寄存器文件包括可由两个输入读取地址寻址的静态RAM阵列（86）。 由解码器（104）和（106）解码以用于输入到阵列（86）的地址。 阵列（86）响应于两个读地址同时输出两个数据字以感测放大器（94）和（98）。 可以通过将数据存储在数据锁存器（100）中并通过单独的写入地址对其进行寻址来将数据写入存储器。 单独的写入地址被锁存在写入地址（108）中，该写入地址（108）通过控制电路（114）在上升时钟沿使能。

公开(公告)号：US5115408A

公开(公告)日：1992-05-19

申请号：US652241

申请日：1991-02-05

申请人： Henry M. Darley ,  Jeffrey A. Niehaus ,  Kevin M. Ovens

发明人： Henry M. Darley ,  Jeffrey A. Niehaus ,  Kevin M. Ovens

IPC分类号： G06F7/48 ,  G06F7/52

CPC分类号： G06F7/5336 ,  G06F7/4824

摘要： A multiplying circuit (10) receives a multiplicand A and multiplies it by multiplier B. An Octal recoder (18) recodes the multiplier B into octal digits having a value from 4 to -4. A tripling generator determines the product of three times the multipicand. Partial product generators (22a-h) connected to the Octal recoder multiplex between the multiplicand A and the 3*A product, and include shifter and inverter circuitry to generate the partial products. Signed digit adders (24a-d, 26a-b and 28) add the partial products.

摘要翻译： 乘法电路（10）接收乘法器A并乘以乘法器B.八进制编码器（18）将乘法器B重新编码为具有从4到-4的八进制数字。 三倍发生器决定了三倍的产品。 连接到八进制编码器的部分产品发生器（22a-h）在被乘数A和3 * A乘积之间进行多路复用，并且包括用于产生部分乘积的移位器和逆变器电路。 带符号的加法器（24a-d，26a-b和28）添加部分产品。

公开(公告)号：US5045724A

公开(公告)日：1991-09-03

申请号：US423085

申请日：1989-10-18

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Bob D. Strong

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Bob D. Strong

IPC分类号： H03K17/08 ,  H03K19/003 ,  H03K19/013 ,  H03K19/088

CPC分类号： H03K19/00307 ,  H03K19/0136

摘要： A TTL gate (22) includes a current generating circuit (24) comprising an NPN transistor (30) having its base coupled to a diode (24) and its emitter coupled to one of the gate's output transistors (14). Transistor (30) enables diode (24) to deliver a high current of short duration to the output OUT responsive to a low-to-high output transition. The current provides low-to-high output transition while protecting output transistor (14) from damaging currents caused by a short circuit at output OUT.

摘要翻译： TTL门（22）包括电流产生电路（24），其包括其基极耦合到二极管（24）的NPN晶体管（30），并且其发射极耦合到栅极的输出晶体管（14）之一。 晶体管（30）使得二极管（24）能够响应于低到高的输出转变而向输出端OUT输送高电流的短时间。 该电流提供低到高的输出转换，同时保护输出晶体管（14）免于在输出OUT处由短路引起的损坏电流。

公开(公告)号：US4852083A

公开(公告)日：1989-07-25

申请号：US65231

申请日：1987-06-22

申请人： Jeffrey A. Niehaus ,  Robert G. Fleck ,  Stephen Li ,  Bob D. Strong

发明人： Jeffrey A. Niehaus ,  Robert G. Fleck ,  Stephen Li ,  Bob D. Strong

IPC分类号： G06F13/36 ,  H03K17/00 ,  H04L12/52

CPC分类号： H04L12/52

摘要： A digital crossbar switch for switching data from an input/output data bus to an internal data bus and to the same or another input/output data bus which includes a plurality of multiplexer logic units, an m-bit internal data bus coupled to each of said multiplexer logic units where m is an integer, and a plurality of n-bit input/output data buses one connected to each of the multiplexer logic units were n is an integer. The switch further includes an m/n to 1 multiplexer, where m/n is an integer, in each multiplexer logic unit. The m/n to 1 multiplexer has an input control to the internal data bus and an output coupled to a corresponding one of the input/output data buses and is operative in response to a configuration control signal to switch a selected n-bits of data from the internal data bus to the corresponding input/output data bus. A memory storage for storing configuration control signals is coupled to the m/n to 1 multiplexer.

摘要翻译： 一种用于将数据从输入/输出数据总线切换到内部数据总线以及相同或另一输入/输出数据总线的数字交叉开关，该数据总线包括多个多路复用器逻辑单元，m位内部数据总线耦合到 所述复用器逻辑单元，其中m是整数，并且连接到每个多路复用器逻辑单元的多个n位输入/输出数据总线是n是整数。 在每个多路复用器逻辑单元中，开关进一步包括m / n至1复用器，其中m / n是整数。 m / n至1多路复用器具有对内部数据总线的输入控制和耦合到相应的一个输入/输出数据总线的输出，并且响应于配置控制信号操作以切换所选择的n位数据 从内部数据总线到相应的输入/输出数据总线。 用于存储配置控制信号的存储器存储器耦合到m / n到1多路复用器。

公开(公告)号：US4399517A

公开(公告)日：1983-08-16

申请号：US245480

申请日：1981-03-19

申请人： Jeffrey A. Niehaus ,  Kevin M. Ovens

发明人： Jeffrey A. Niehaus ,  Kevin M. Ovens

IPC分类号： G06F7/60 ,  G06F7/50

CPC分类号： G06F7/607

摘要： An improved 6-input adder is disclosed. The adder decodes pairs of inputs to provide three sets of NAND, NOR and Exclusive OR terms which are inputted to AND-OR-INVERT arrays which generate first and second carry output terms of a 3-bit binary number in less than three gate delays.

摘要翻译： 公开了一种改进的6输入加法器。 加法器解码输入对，以提供三组NAND，NOR和异或项，这些组合被输入到AND-OR-INVERT阵列，其在小于三个门延迟的情况下产生3位二进制数的第一和第二进位输出项。

公开(公告)号：US5506604A

公开(公告)日：1996-04-09

申请号：US223845

申请日：1994-04-06

申请人： Robert M. Nally ,  John C. Schafer ,  Jeffrey A. Niehaus

发明人： Robert M. Nally ,  John C. Schafer ,  Jeffrey A. Niehaus

IPC分类号： G09G5/39 ,  H04N9/64 ,  H04N11/20 ,  G09G5/04

CPC分类号： G09G5/39 ,  H04N11/20 ,  H04N9/641 ,  G09G2340/0407 ,  G09G2340/125

摘要： A processing system 100 is provided which includes a memory 107 and memory control circuitry 203. Packing circuitry 215 is operable to receive a stream of video data words in a first YUV format and convert those video data words into a plurality of packed words in a second YUV format. Memory control circuitry 203 is operable to simultaneously store the plurality of packed YUV words in memory 107 in the second format along with a plurality of RGB words.

摘要翻译： 提供了一种处理系统100，其包括存储器107和存储器控制电路203.打包电路215可操作以接收第一YUV格式的视频数据字流，并将这些视频数据字转换为多个打包字 YUV格式。 存储器控制电路203可操作以将多个打包的YUV字与多个RGB字同时存储在第二格式的存储器107中。

公开(公告)号：US5428304A

公开(公告)日：1995-06-27

申请号：US272730

申请日：1994-07-08

申请人： Robert J. Landers ,  Mark G. Harward ,  Jeffrey A. Niehaus ,  Daniel D. Edmonson

发明人： Robert J. Landers ,  Mark G. Harward ,  Jeffrey A. Niehaus ,  Daniel D. Edmonson

IPC分类号： H01L21/82 ,  H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17704

摘要： Programmable circuitry (10) is provided including a plurality of logic modules (12) each having at least one input conductor (16). A nearest neighbor conductor (36) is fusibly coupled to output circuitry (25) of a selected logic module (12), the nearest neighbor conductor (36) intersecting the input conductor (16) of a nearest neighbor logic module (12). A fuse (40) disposed at the intersection of the nearest neighbor conductor (36) and the input conductor (16) of the nearest neighbor logic module (12) is provided for selectively establishing electrical coupling therebetween.

摘要翻译： 提供了可编程电路（10），其包括多个逻辑模块（12），每个逻辑模块具有至少一个输入导体（16）。 最近邻导体（36）被熔接地耦合到所选逻辑模块（12）的输出电路（25），最邻近导体（36）与最近邻逻辑模块（12）的输入导体（16）相交。 设置在最邻近的导体（36）与最近邻逻辑模块（12）的输入导体（16）的交叉点处的熔丝（40）用于选择性地建立它们之间的电耦合。

公开(公告)号：US5422827A

公开(公告)日：1995-06-06

申请号：US17696

申请日：1993-02-12

申请人： Jeffrey A. Niehaus

发明人： Jeffrey A. Niehaus

IPC分类号： G06T3/40 ,  H03H17/02 ,  H04N5/14 ,  H03H21/00

CPC分类号： H04N5/14 ,  G06T3/4084

摘要： An apparatus and method for processing a real input signal representing frames of video information is disclosed. The apparatus and method are embodied in a digital filter comprising means for filtering a real input signal to produce therefrom a real output signal having desired characteristics, the filtering means selecting and acting in accordance with ones of a series of single filter operating parameters selected as a function of real input signal conditions and means for recalling the selected ones of the parameters from a memory, the parameters mathematically derived by simulating a plurality of virtual input signals and filtering the virtual input signals through multiple virtual filters to produce virtual desired output signals.

摘要翻译： 公开了一种用于处理表示视频信息帧的实际输入信号的装置和方法。 该装置和方法体现在数字滤波器中，该滤波器包括用于对实际输入信号进行滤波以产生具有期望特性的实际输出信号的装置，滤波装置根据一系列单滤波器操作参数中选择的一个作为 实际输入信号条件的功能和用于从存储器调用所选择的参数的装置，通过模拟多个虚拟输入信号而数学地导出的参数，以及通过多个虚拟滤波器对虚拟输入信号进行滤波以产生虚拟期望的输出信号。

公开(公告)号：US5068599A

公开(公告)日：1991-11-26

申请号：US425787

申请日：1989-10-23

申请人： Jeffrey A. Niehaus

发明人： Jeffrey A. Niehaus

IPC分类号： G01R31/28 ,  H01L21/66 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/088

CPC分类号： G01R31/2884

摘要： An integrated circuit (10) which includes primary circuit (12) and secondary circuit (17). An enabling circuit (16) allows package pins (15) to be shared between the primary circuit (12) and secondary circuit (17) responsive to voltages on the package pins (15). Enabling circuit (16) further includes disabling circuitry to disable the secondary circuit (17) responsive to a predetermined voltage on the V.sub.cc pin and enables the secondary circuit (17) responsive to a ground voltage on the V.sub.cc pin.

摘要翻译： 一种集成电路（10），包括初级电路（12）和次级电路（17）。 启动电路（16）允许响应于封装引脚（15）上的电压在一次电路（12）和次级电路（17）之间共享封装引脚（15）。 启用电路（16）还包括禁用电路，以响应于Vcc引脚上的预定电压来禁用次级电路（17），并使次级电路（17）响应Vcc引脚上的接地电压。