公开(公告)号：US20070008898A1

公开(公告)日：2007-01-11

申请号：US11169527

申请日：2005-06-29

申请人： Debendra Sharma ,  Ajay Bhatt

发明人： Debendra Sharma ,  Ajay Bhatt

IPC分类号： H04L12/26

CPC分类号： G06F13/4278 ,  Y02D10/14 ,  Y02D10/151

摘要： Point-to-point links between devices are brought up at a slowest available speed, and a faster link speed is negotiated after reaching an operational state.

摘要翻译： 设备之间的点对点链路以最慢的可用速度启动，并且在达到操作状态之后协商更快的链路速度。

公开(公告)号：US20070115831A1

公开(公告)日：2007-05-24

申请号：US11283303

申请日：2005-11-18

申请人： Debendra Sharma ,  Ajay Bhatt ,  David Dunning

发明人： Debendra Sharma ,  Ajay Bhatt ,  David Dunning

IPC分类号： H04L12/26

CPC分类号： H04L43/50

摘要： A method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link. In one embodiment, the method includes the selection of a compliance speed for a point-to-point link from at least two link frequencies supported by the point-to-point link. Once the compliance speed is selected for the point-to-point link, the point-to-point link is caused to enter a compliance testing mode. During compliance testing mode, a controller of the point-to-point link sets a compliance speed of the point-to-point link to the selected compliance speed. Once a compliance speed is set, a transmitter of the point-to-point link transmits a compliance pattern at the selected compliance speed. In one embodiment, the transmission of the compliance pattern at the selected compliance speed is used to generate a worst case eye diagram to determine compliance of the point-to-point link to a link specification. Other embodiments are described and claimed.

摘要翻译： 一种用于满足调试和测试多速点对点链路的符合性的方法和装置。 在一个实施例中，该方法包括从点对点链路所支持的至少两个链路频率中选择点对点链路的遵从速度。 一旦为点对点链路选择了合规性速度，点对点链路便进入合规性测试模式。 在合规测试模式期间，点对点链路的控制器将点对点链路的合规速度设置为所选择的合规速度。 一旦达到合规速度，点对点链路的发射机就以所选择的合规速度传输合规模式。 在一个实施例中，以所选择的合规速度传输合规性模式用于生成最坏情况的眼图，以确定点对点链路对链路规范的顺从性。 描述和要求保护其他实施例。

公开(公告)号：US20070147426A1

公开(公告)日：2007-06-28

申请号：US11321370

申请日：2005-12-28

申请人： Debendra Sharma ,  Ajay Bhatt

发明人： Debendra Sharma ,  Ajay Bhatt

IPC分类号： H04J3/16

CPC分类号： G06F13/4221

摘要： A system, method, and device are disclosed. In one embodiment, the device comprises logic to determine whether a received transaction layer packet (TLP) has a compressed header and, if the received TLP has a compressed header, logic to decompress the header.

摘要翻译： 公开了一种系统，方法和装置。 在一个实施例中，设备包括用于确定接收到的事务层分组（TLP）是否具有压缩报头的逻辑，并且如果接收的TLP具有压缩报头，则解压缩报头的逻辑。

公开(公告)号：US20070011549A1

公开(公告)日：2007-01-11

申请号：US11165817

申请日：2005-06-24

申请人： Debendra Sharma

发明人： Debendra Sharma

IPC分类号： H03M13/00 ,  H04L1/00 ,  G08C25/00 ,  G06F11/00 ,  G06F11/30

CPC分类号： G06F11/0751 ,  G06F11/0745

摘要： A method, device, and system are disclosed. In one embodiment, the method comprises discovering a failure on a PCI Express interconnect, determining whether a failure override bit has been set to override the standard PCI Express Polling.Compliance state for the failure on the PCI Express interconnect, and if the failure override bit has been set, entering PCI Express Polling.Configuration state if any one lane of the interconnect successfully completes the transmitting and receiving training sequence requirements in PCI Express Polling.Active state.

摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括发现PCI Express互连上的故障，确定故障覆盖位是否被设置为覆盖PCI Express互连上的故障的标准PCI Express Polling.Compliance状态，以及如果故障覆盖位 已经设置，进入PCI Express Polling.Configuration状态，如果互连的任何一条通道成功完成了PCI Express Polling.Active状态的发送和接收训练序列要求。

公开(公告)号：US20060294327A1

公开(公告)日：2006-12-28

申请号：US11166492

申请日：2005-06-23

申请人： Debendra Sharma ,  Lesley Chang ,  Michelle Jen

发明人： Debendra Sharma ,  Lesley Chang ,  Michelle Jen

IPC分类号： G06F13/28

CPC分类号： G06F13/1631

摘要： A device includes a first memory that includes a page in progress field. A read processing engine is connected to the first memory. The read processing engine to interleave read requests based on the page in progress field.

摘要翻译： 一种设备包括包括正在进行页面的字段的第一存储器。 读取处理引擎连接到第一存储器。 读取处理引擎根据页面正在进行字段交错读取请求。

公开(公告)号：US20050220121A1

公开(公告)日：2005-10-06

申请号：US10815903

申请日：2004-03-31

申请人： Debendra Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

发明人： Debendra Sharma ,  Gurushankar Rajamani ,  Hanh Hoang

IPC分类号： H04L12/56

CPC分类号： H04L49/9078 ,  H04L49/90

摘要： Various embodiments of the invention provide a frequency shifter to vary the frequency of data transmitted over time, such as to increase and decrease the frequency of test data transmitted over time to verify a digital communication device's ability to receive data having various frequencies within a specific parameter range. The frequency shifter includes a frequency modifier to shift or vary an input clock frequency to a variety of output clock frequencies, such as according to a test protocol. The frequency shifter also includes an elastic data buffer to receive the test data at the input clock frequency and to output the test data at the plurality of output clock frequencies provided by the frequency modifier.

摘要翻译： 本发明的各种实施例提供一种频率移位器来改变随时间传输的数据的频率，诸如增加和减少随时间传输的测试数据的频率，以验证数字通信设备接收具有特定参数内的各种频率的数据的能力 范围。 频移器包括频率修正器，用于将输入时钟频率移位或改变为各种输出时钟频率，例如根据测试协议。 移相器还包括一个弹性数据缓冲器，用于以输入时钟频率接收测试数据，并输出由频率调节器提供的多个输出时钟频率的测试数据。

公开(公告)号：US20070150762A1

公开(公告)日：2007-06-28

申请号：US11321116

申请日：2005-12-28

申请人： Debendra Sharma ,  Ajay Bhatt

发明人： Debendra Sharma ,  Ajay Bhatt

IPC分类号： G06F1/00

CPC分类号： G06F1/3203 ,  G06F1/3253 ,  Y02D10/151

摘要： A method, device, and system are disclosed. In one embodiment, the method comprises transitioning one or more lanes of a multi-lane serial link from a fully operational power state to a low power state and keeping one or more other lanes of the multi-lane serial link in the fully operational power state to allow one or more data transfers across the remaining operational lanes in the link.

摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括将多通道串行链路的一个或多个通道从完全操作的功率状态转换到低功率状态，并将多通道串行链路的一个或多个其他通道保持在完全操作的功率状态 允许在链路中的剩余操作通道上进行一个或多个数据传输。

公开(公告)号：US20070061549A1

公开(公告)日：2007-03-15

申请号：US11228687

申请日：2005-09-15

申请人： Narayanan Kaniyur ,  Perey Wadia ,  Debendra Sharma ,  Ronald Dammann

发明人： Narayanan Kaniyur ,  Perey Wadia ,  Debendra Sharma ,  Ronald Dammann

IPC分类号： G06F12/00

CPC分类号： G06F12/1081 ,  G06F12/1027

摘要： A method and an apparatus to track address translation in I/O virtualization have been presented. In one embodiment, the method includes initiating a page walk if none of a plurality of entries in a translation lookaside buffer (TLB) in a direct memory access (DMA) remap engine matches a guest physical address of an incoming address translation request. The method further includes performing the page walk in parallel with one or more ongoing page walks and tracking progress of the page walk using one or more of a plurality of flags and state information pertaining to intermediate states of the page walk stored in the TLB. Other embodiments have been claimed and described.

摘要翻译： 已经提出了一种跟踪I / O虚拟化中的地址转换的方法和装置。 在一个实施例中，如果在直接存储器访问（DMA）重映射引擎中的翻译后备缓冲器（TLB）中的多个条目与输入地址转换请求的访客物理地址匹配，则该方法包括启动页面行进。 该方法还包括使用与存储在TLB中的页面行程的中间状态相关的多个标志和状态信息中的一个或多个来执行页面行进与一个或多个正在进行的页面行进并跟踪页面行进的进度。 已经要求和描述了其它实施例。

公开(公告)号：US20050223123A1

公开(公告)日：2005-10-06

申请号：US10815899

申请日：2004-03-31

申请人： Michelle Jen ,  Debendra Sharma

发明人： Michelle Jen ,  Debendra Sharma

IPC分类号： G06F13/14 ,  G06F13/16

CPC分类号： G06F13/1626

摘要： Various embodiments of the invention relate to an apparatus and method for efficiently implementing out-of-order servicing of read requests originating from an input/output (I/O) interface with minimal additional storage. For example, a number of read entries may be generated from data read requests stored in a first-in-first-out in a first order. The read entries are stored in a storage device and each read entry identifies internal data reads to read data to service the data read request to which the read entry corresponds. A controller coupled to the storage structure may then submit the internal data reads a central arbiter to read data in a second order that is different than the first order. Moreover, the controller also allows the second order to include internal data reads from one read entry, before a completing servicing of another partially serviced read entry, thus providing “simultaneous” servicing of several read entries.

摘要翻译： 本发明的各种实施例涉及一种用于以最小额外存储有效地实现源自输入/输出（I / O）接口的读取请求的无序服务的装置和方法。 例如，可以从以第一顺序先进先出存储的数据读取请求生成多个读入条目。 读取的条目存储在存储设备中，并且每个读取条目标识内部数据读取以读取数据以服务读取条目对应的数据读取请求。 耦合到存储结构的控制器然后可以提交内部数据读取中央仲裁器，以与第一顺序不同的第二顺序读取数据。 此外，控制器还允许在对另一部分服务读取条目进行完成服务之前，第二顺序包括来自一个读取条目的内部数据读取，从而为多个读取条目提供“同时”服务。